KR20210065759A - 전력 반도체 소자 - Google Patents
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Abstract
본 발명의 일 관점에 의한 전력 반도체 소자는, 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 제 1 폭을 갖는 하부 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖고 상기 하부 트렌치 상에 상기 하부 트렌치와 연결되게 형성된 상부 트렌치를 포함하는 적어도 하나의 트렌치와, 상기 하부 트렌치를 매립하는 제 1 부분 및 상기 상부 트렌치 표면에 형성된 제 2 부분을 포함하는 게이트 절연층과, 상기 게이트 절연층의 상기 제 1 부분 상에 적층되고, 상기 상부 트렌치를 매립하도록 상기 게이트 절연층의 상기 제 2 부분 상에 형성된 게이트 전극층을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 인버터 소자에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(Power MOSFET) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
한편, 기존 실리콘 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연파괴전계가 3X106 V/cm로서 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출은 우수한 특성을 나타낸다.
나아가, 절연 파괴 전계가 실리콘에 비해 10배 정도 우수하므로 드리프트 영역(drift region)의 두께를 실리콘에 비해 약 10배 정도 감소시킬 수 있으며, 이로 인하여 온(on)-저항으로부터 환산된 전압 강하는 실리콘 소자에 비해 약 200분의 1로 감소시킬 수 있는 큰 장점이 있다. 따라서 전력 반도체 소자 분야에서 실리콘을 대체할 수 있는 가장 유력한 반도체 재료로 간주되고 있다.
그러나, SiC의 경우 상술한 장점에도 불구하고, 전력 반도체 소자를 제조함에 있어서 여러 가지 문제점을 가지고 있다. 대표적으로 SiC 내에서는 통상적인 p형 또는 n형 도판트들의 확산계수가 실리콘에 비해 더 작아 깊은 확산 영역을 형성하기 위한 확산 시간 및 온도 조건의 최적화가 용이하지 않다. 또한 이온 주입의 경우에는 주입 거리가 짧고 이온 주입된 영역들의 깊이와 측방향 정도를 조절하기 어려운 것으로 알려져 있다.
또한, 트렌치 타입의 전력 반도체 소자 제조 시 트렌치 하부 트렌치 절연층을 두껍게 형성하는 경우 게이트 전극층과 채널층의 깊이 정렬 오류로 인해서 채널이 제대로 형성되지 못하는 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 트렌치 타입에서 게이트 전극층과 웰 영역을 정렬시켜 채널이 안정적으로 형성되는 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는, 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 제 1 폭을 갖는 하부 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖고 상기 하부 트렌치 상에 상기 하부 트렌치와 연결되게 형성된 상부 트렌치를 포함하는 적어도 하나의 트렌치와, 상기 하부 트렌치를 매립하는 제 1 부분 및 상기 상부 트렌치 표면에 형성된 제 2 부분을 포함하는 게이트 절연층과, 상기 게이트 절연층의 상기 제 1 부분 상에 적층되고, 상기 상부 트렌치를 매립하도록 상기 게이트 절연층의 상기 제 2 부분 상에 형성된 게이트 전극층을 포함한다.
상기 전력 반도체 소자에 따르면, 상기 게이트 전극층의 측벽에 대향되게 상기 반도체층에 형성되고, 상기 상부 트렌치의 바닥면으로부터 소정 높이로 형성된 웰 영역을 더 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 게이트 전극층의 바닥면 및 상기 웰 영역의 바닥면은 상기 상부 트렌치의 바닥면으로부터 상기 게이트 절연층의 제 2 부분의 두께 범위 이내에서 서로 정렬될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 상기 하부 트렌치에서 상기 상부 트렌치로 연결되는 부분에서 상기 제 1 폭에서 상기 제 2 폭으로 한번에 폭이 확장될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치의 적어도 바닥면을 둘러싸도록 상기 반도체층에 형성된 포켓 영역을 더 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 반도체층은 제 1 도전형의 불순물로 도핑되고, 상기 웰 영역 및 상기 포켓 영역은 상기 제 1 도전형의 반대인 제 2 도전형의 불순물로 도핑될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 웰 영역 내 소오스 영역을 더 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 반도체층은 실리콘 카바이드(SiC)층을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자(power semiconductor device)의 제조방법은, 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 제 1 폭을 갖는 하부 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖고 상기 하부 트렌치 상에 상기 하부 트렌치와 연결되게 형성된 상부 트렌치를 포함하는 적어도 하나의 트렌치를 형성하는 단계와, 상기 하부 트렌치를 매립하는 제 1 부분 및 상기 상부 트렌치 표면에 형성된 제 2 부분을 포함하는 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층의 상기 제 1 부분 상에 적층되고, 상기 상부 트렌치를 매립하도록 상기 게이트 절연층의 상기 제 2 부분 상에 형성된 게이트 전극층을 형성하는 단계를 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 적어도 하나의 트렌치를 형성하기 전에, 상기 반도체층 내에 웰 영역을 형성하는 단계를 더 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 적어도 하나의 트렌치를 형성하는 단계는, 상기 제 2 폭을 갖고 상기 웰 영역의 바닥면까지 신장된 상기 상부 트렌치를 형성하는 단계와, 상기 상부 트렌치의 측벽 상에 스페이서 절연막을 형성하는 단계와, 상기 스페이서 절연막을 식각 보호막으로 하여 상기 상부 트렌치에 의해서 노출된 상기 반도체층을 식각하여 상기 제 1 폭을 갖는 상기 하부 트렌치를 형성하는 단계와, 상기 스페이서 절연막을 제거하는 단계를 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 적어도 하나의 트렌치는 상기 하부 트렌치에서 상기 상부 트렌치로 연결되는 부분에서 상기 제 1 폭에서 상기 제 2 폭으로 상기 스페이서 절연막의 폭만큼 폭이 확장될 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 적어도 하나의 트렌치를 형성하기 전에, 상기 적어도 하나의 트렌치의 적어도 바닥면을 둘러싸도록 상기 반도체층에 포켓 영역을 형성하는 단계를 더 포함하고, 상기 적어도 하나의 트렌치는 상기 하부 트렌치의 바닥면이 상기 포켓 영역에 의해서 둘러싸이도록 형성될 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 반도체층은 제 1 도전형의 불순물로 도핑되고, 상기 웰 영역 및 상기 포켓 영역은 상기 제 1 도전형의 반대인 제 2 도전형의 불순물로 도핑될 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 반도체층은 실리콘 카바이드(SiC)층을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 트렌치 타입의 전력 반도체 소자에서 게이트 전극층과 웰 영역을 서로 정렬시켜 채널이 안정적으로 형성되게 함으로써 소자의 신뢰성을 높일 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조방법을 보여주는 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. 동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부 트렌치에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 단면도이다.
도 9를 참조하면, 전력 반도체 소자(100)는 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 반도체 웨이퍼와 그 위에 형성된 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 일부 실시예에서, 반도체층(105)은 적어도 실리콘 카바이드(SiC)층을 포함하거나, 전체적으로 하나 또는 그 이상의 SiC층으로 구성될 수 있다.
예를 들어, 도 9에는 반도체층(105)이 제 1 에피택셜층(102) 및 제 2 에피택셜층(104)을 포함하는 것으로 도시되었다. 제 1 에피택셜층(102) 및 제 2 에피택셜층(104)은 실질적으로 동일한 물질로 형성될 수 있다.
반도체층(105)은 드리프트 영역을 포함할 수 있다. 드리프트 영역은 캐리어의 수직 이동 영역으로서, 이후 반도체층(105) 형성되는 도핑 영역을 제외한 반도체층(105) 내 대부분의 영역을 차지할 수 있다. 따라서, 반도체층(105)은 실질적으로 드리프트 영역을 지칭할 수도 있다.
적어도 하나의 트렌치(116)는 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되어 형성되고 하부 트렌치(T2) 및 상부 트렌치(T1)을 포함할 수 있다. 예를 들어, 하부 트렌치(T2)는 제 1 폭을 갖고, 상부 트렌치(T1)는 제 1 폭보다 큰 제 2 폭을 가질 수 있다. 상부 트렌치(T1)는 하부 트렌치(T2) 상에 서로 연결되게 형성될 수 있다.
나아가, 하부 트렌치(T2) 및 상부 트렌치(T1)는 그 중심을 중심으로 방사상으로 대칭되게 연결될 수 있다. 또한, 트렌치(116)는 하부 트렌치(T2)에서 상부 트렌치(T1)로 연결되는 부분에서 제 1 폭에서 제 2 폭으로 한번에 폭이 확장될 수 있다.
트렌치(116)는 반도체층(105) 내에 하나 또는 복수로 제공될 수 있다. 트렌치(116)의 수는 적절하게 선택될 수 있고, 따라서 이 실시예의 범위를 제한하지 않는다.
게이트 절연층(118)은 하부 트렌치(T2)를 매립하는 제 1 부분(118a) 및 상부 트렌치(T1) 표면에 형성된 제 2 부분(118b)을 포함할 수 있다. 예를 들어, 게이트 절연층(118)의 제 1 부분(118a)은 제 2 부분(118b)보다 훨씬 두껍게 형성될 수 있다.
나아가, 게이트 절연층(118)은 반도체층(105)을 산화시켜 형성된 산화물 또는 반도체층(105) 상에 증착하여 형성된 산화물 또는 질화물과 같은 절연물을 포함할 수 있다. 게이트 절연층(118)의 제 1 부분(118a) 및 제 2 부분(118b)은 서로 같은 절연물로 형성되거나 또는 서로 다른 절연물로 형성될 수 있다.
게이트 전극층(120)은 상부 트렌치(T1)를 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 게이트 절연층(118)의 제 1 부분(118a) 상에 적층되면서, 상부 트렌치(T1)를 매립하도록 게이트 절연층(118)의 제 2 부분(118b) 상에 형성될 수 있다. 이에 따라, 게이트 전극층(120)의 폭은 게이트 절연층(118)의 제 1 부분(118a) 보다 클 수 있다.
나아가, 게이트 절연층(120)은 상부 트렌치(T1) 위로 더 돌출될 수도 있다. 게이트 전극층(120)은 적절한 도전 물질로 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 불순물로 도핑된 폴리실리콘, 금속, 및 금속 실리사이드 중 어느 하나 또는 그 적층 구조를 포함할 수 있다.
웰 영역(110)은 게이트 전극층(120)에 대향되게 반도체층(105)에 소정 깊이로 형성될 수 있다. 예를 들어, 웰 영역(110)은 게이트 전극층(120)의 측벽에 대향되게 반도체층(105)에 형성되고, 상부 트렌치(T1)의 바닥면으로부터 소정 높이로 형성될 수 있다. 웰 영역(110)에서 게이트 전극층(120)에 대향된 부분이 채널 영역으로 한정될 수 있다.
소오스 영역(112)은 웰 영역(110) 내에 형성될 수 있다. 예를 들어, 소오스 영역(112)은 게이트 전극층(120)에 대향되게 웰 영역(110) 내에 소정 깊이로 형성될 수 있다. 소오스 영역(112)은 웰 영역(110)과 다이오드 접합을 형성할 수 있다.
나아가, 드레인 영역(155)은 반도체층(105)의 하면에 형성될 수 있다. 이 경우, 전력 반도체 소자(100)는 드레인 영역(155)에서 소오스 영역(112)으로 수직 방향의 전류 흐름을 허용할 수 있다.
예를 들어, 반도체층(105)이 제 1 도전형의 불순물로 도핑된 경우, 소오스 영역(112) 및 드레인 영역(155)은 제 1 도전형의 불순물로 도핑되고, 웰 영역(110)은 제 2 도전형의 불순물로 도핑될 수 있다. 제 1 도전형과 제 2 도전형은 서로 반대되는 타입으로, 예를 들어 n형과 p형에서 선택된 서로 다른 하나일 수 있다. 예를 들어, n형 불순물로는 인(P) 또는 비소(As) 등이 있고, p형 불순물로는 붕소(B) 또는 BF2 등이 있다.
나아가, 게이트 전극층(120) 및 웰 영역(110)이 일정 부분 자기-정렬될 수 있다. 예를 들어, 게이트 전극층(120)의 바닥면 및 웰 영역(110)의 바닥면은 상부 트렌치(T1)의 바닥면으로부터 게이트 절연층(118)의 제 2 부분(118b)의 두께 범위 이내에서 서로 정렬될 수 있다.
이 구조에 따르면, 게이트 전극층(120) 하부에 두꺼운 게이트 절연층(118)의 제 1 부분(118a)을 개재시켜, 소자의 강건성을 향상시킬 수 있다. 나아가, 두꺼운 게이트 절연층(118)의 제 1 부분(118a)이 있음에도, 웰 영역(110)이 게이트 전극층(120)과 정렬되어 배치됨에 따라서 게이트 전극층(120)에 턴-온 전압이 인가될 때, 소오스 영역(112)으로부터 드리프트 영역으로 이어지게 채널이 안정적으로 형성될 수 있다.
부가적으로, 포켓 영역(108)이 트렌치(116)의 적어도 바닥면을 둘러싸도록 반도체층(105)에 형성될 수 있다.
예를 들어, 포켓 영역(108)은 하부 트렌치(T2) 및 게이트 절연층(118)의 제 1 부분(118a)의 바닥면을 둘러싸면서 측벽 상으로 소폭 신장되도록 형성될 수 있다. 나아가, 반도체층(105)이 제 1 불순물로 도핑된 경우, 포켓 영역(108)은 제 2 불순물로 도핑될 수 있다.
포켓 영역(108)은 두꺼운 게이트 절연층(118)의 제 1 부분(118a) 하에서 공핍(depletion) 영역 확산에 의한 전류 막힘을 방지하는 데 기여할 수 있다. 따라서, 전력 반도체 소자(100)의 셀 밀도를 보다 높일 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자(100) 및 그 제조방법을 보여주는 단면도들이다.
도 1 내지 도 6을 참조하면, 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되게 적어도 하나의 트렌치(116)를 형성할 수 있다. 예를 들어, 트렌치(116)는 제 1 폭을 갖는 하부 트렌치(T2) 및 제 1 폭보다 큰 제 2 폭을 갖고 하부 트렌치(T2) 상에 하부 트렌치(T2)와 연결되게 형성된 상부 트렌치(T1)를 포함할 수 있다.
보다 구체적으로 보면, 도 1에 도시된 바와 같이, 반도체층(105)의 제 1 에피택셜층(102)에 포켓 영역(108)을 형성할 수 있다. 예를 들어, 포켓 영역(108)은 제 1 에피택셜층(102)에 제 2 도전형의 불순물을 도핑하여 형성할 수 있다.
이어서, 도 2에 도시된 바와 같이, 제 1 에피택셜층(102) 상에 제 2 에피택셜층(104)을 형성하고, 확산 열처리를 수행할 수 있다.
이어서 도 3에 도시된 바와 같이, 제 1 에피택셜층(102) 상에 제 2 에피택셜층(104)을 형성할 수 있다. 예를 들어, 제 1 에피택셜층(102) 및 제 2 에피택셜층(104)은 SiC 에피택셜층으로 제공될 수 있다.
이어서, 제 2 에피택셜층(104) 내에 웰 영역(110)을 형성하고, 웰 영역(110) 내에 소오스 영역(112)을 형성할 수 있다. 예를 들어, 웰 영역(110)은 제 2 에피택셜층(104) 내에 제 2 도전형의 불순물을 도핑하여 형성하고, 소오스 영역(112)은 웰 영역(110) 내에 제 1 도전형의 "티篇걋* 도핑하여 형성할 수 있다.
예를 들어, 제 1 도전형이 n형이고, 제 2 도전형이 p형인 경우, 제 1 에피택셜층(102) 및 제 2 에피택셜?v(104)은 No 도핑 레벨을 갖고, 포켓 영역(108) 및 웰 영역(110)은 Po 도핑 레벨을 갖고, 소오스 영역((112)은 N+ 도핑 레벨을 가질 수 있다.
이어서, 제 2 에피택셜층(104) 상에 포토레지스트 패턴(113)을 형성할 수 있다. 예를 들어, 포토레지스트 패턴(113)은 포토리소그래피 기술을 이용하여 형성할 수 있다.
이어서, 포토레지스트 패턴(113)을 식각보호막으로 하여, 제 2 에피택셜층을 소정 깊이로 형성하여 제 2 폭을 갖는 상부 트렌치(T1)를 형성할 수 있다. 예를 들어, 상부 트렌치(T1)의 바닥면이 웰 영역(110)의 바닥면과 정렬되게 형성될 수 있다.
이어서, 도 4에 도시된 바와 같이, 상부 트렌치(T1)의 측벽 상에 스페이서 절연막(114)을 형성할 수 있다. 예를 들어, 스페이서 절연막(114)은 상부 트렌치(T1)의 측벽을 덮는 절연층을 형성한 후 이방성 식각하여 형성할 수 있다.
이어서, 도 5에 도시된 바와 같이, 스페이서 절연막(114)을 식각 보호막으로 하여, 상부 트렌치(T1)에 의해서 노출된 반도체층(105), 예컨대 제 2 에피택셜층(104)을 식각하여 제 1 폭을 갖는 하부 트렌치(T2)를 형성할 수 있다. 예를 들어, 하부 트렌치(T2)는 포켓 영역(108)이 노출되는 깊이로 형성될 수 있고, 이에 따라 하부 트렌치(T2)의 적어도 바닥면이 포켓 영역(108)에 의해서 둘러싸일 수 있다.
이어서, 도 6에 도시된 바와 같이, 스페이서 절연막(114)을 제거하여, 상부 트렌치(T1)와 하부 트렌치(T2)를 포함하는 트렌치(116)를 형성할 수 있다. 예를 들어, 트렌치(116)는 하부 트렌치(T2)에서 상부 트렌치(T1)로 연결되는 부분에서 제 1 폭에서 상기 제 2 폭으로 스페이서 절연막(114)의 폭만큼 폭이 확장될 수 있다.
이어서, 도 7에 도시된 바와 같이, 하부 트렌치(T2)를 매립하도록 게이트 절연층(118)의 제 1 부분(118a)을 형성할 수 있다.
이어서, 도 8에 도시된 바와 같이, 상부 트렌치(T1) 표면에 제 2 부분(118b)을 형성하여 게이트 절연층(118)을 형성할 수 있다. 게이트 절연층(118)의 제 1 부분(118a)과 제 2 부분(118b)은 서로 연결될 수 있다.
이어서, 게이트 절연층(118)의 제 1 부분(118a) 상에 적층되고, 상부 트렌치(T1)를 매립하도록 게이트 절연층(118)의 제 2 부분(118b) 상에 게이트 전극층(120)을 형성할 수 있다. 게이트 전극층(120)은 상부 트렌치(T1)를 매립하도록 도전층을 형성한 후 평탄화 또는 패터닝하여 형성할 수 있다.
이어서, 도 9에 도시된 바와 같이, 소오스 영역(112)에 연결되게 소오스 배선 라인(145)을 형성할 수 있다.
부가적으로, 반도체층(105)의 하면 상에 드레인 영역(155)이 제공될 수 있다.
예를 들어, 드레인 영역(155)은 제 1 도전형이 불순물이 고농도로 도핑된 불순물 영역으로 제공되거나 또는 도전층으로 제공될 수 있다. 드레인 영역(155)의 형성 순서는 전술한 도 1 내지 도 8의 제조 공정과 별도로 임의의 순서로 진행될 수 있다.
이 실시예의 전력 반도체 소자(100)는 소오스 배선 라인(145)은 반도체층(105)의 상면 상에 있고, 드레인 영역(155)이 반도체층(105)의 하면 상에 있어서, 수직방향으로 전류가 흐르는 수직 구조(vertical structure)를 갖는다.
하지만, 본 발명의 다른 실시예에서, 드레인 영역(155)이 반도체층(105)의 하면 상에 있지 않고 상면 상에 제공될 수 있다. 이 경우, 전력 반도체 소자(100)는 수평 방향의 전류가 흐르는 수평 구조(horizontal structure)를 가질 수도 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 전력 반도체 소자
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
114: 채널 영역
120: 게이트 전극층
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
114: 채널 영역
120: 게이트 전극층
Claims (15)
- 반도체층;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 제 1 폭을 갖는 하부 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖고 상기 하부 트렌치 상에 상기 하부 트렌치와 연결되게 형성된 상부 트렌치를 포함하는 적어도 하나의 트렌치;
상기 하부 트렌치를 매립하는 제 1 부분 및 상기 상부 트렌치 표면에 형성된 제 2 부분을 포함하는 게이트 절연층; 및
상기 게이트 절연층의 상기 제 1 부분 상에 적층되고, 상기 상부 트렌치를 매립하도록 상기 게이트 절연층의 상기 제 2 부분 상에 형성된 게이트 전극층;을 포함하는,
전력 반도체 소자. - 제 1 항에 있어서,
상기 게이트 전극층의 측벽에 대향되게 상기 반도체층에 형성되고, 상기 상부 트렌치의 바닥면으로부터 소정 높이로 형성된 웰 영역을 더 포함하는,
전력 반도체 소자. - 제 2 항에 있어서,
상기 게이트 전극층의 바닥면 및 상기 웰 영역의 바닥면은 상기 상부 트렌치의 바닥면으로부터 상기 게이트 절연층의 제 2 부분의 두께 범위 이내에서 서로 정렬되는.
전력 반도체 소자. - 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 상기 하부 트렌치에서 상기 상부 트렌치로 연결되는 부분에서 상기 제 1 폭에서 상기 제 2 폭으로 한번에 폭이 확장되는,
전력 반도체 소자. - 제 2 항에 있어서,
상기 적어도 하나의 트렌치의 적어도 바닥면을 둘러싸도록 상기 반도체층에 형성된 포켓 영역을 더 포함하는,
전력 반도체 소자. - 제 5 항에 있어서,
상기 반도체층은 제 1 도전형의 불순물로 도핑되고,
상기 웰 영역 및 상기 포켓 영역은 상기 제 1 도전형의 반대인 제 2 도전형의 불순물로 도핑된,
전력 반도체 소자. - 제 1 항에 있어서,
상기 웰 영역 내 소오스 영역을 더 포함하는,
전력 반도체 소자. - 제 1 항 내지 제 7 항의 어느 한 항에 있어서,
상기 반도체층은 실리콘 카바이드(SiC)층을 포함하는,
전력 반도체 소자. - 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 제 1 폭을 갖는 하부 트렌치 및 상기 제 1 폭보다 큰 제 2 폭을 갖고 상기 하부 트렌치 상에 상기 하부 트렌치와 연결되게 형성된 상부 트렌치를 포함하는 적어도 하나의 트렌치를 형성하는 단계;
상기 하부 트렌치를 매립하는 제 1 부분 및 상기 상부 트렌치 표면에 형성된 제 2 부분을 포함하는 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층의 상기 제 1 부분 상에 적층되고, 상기 상부 트렌치를 매립하도록 상기 게이트 절연층의 상기 제 2 부분 상에 형성된 게이트 전극층을 형성하는 단계;를 포함하는,
전력 반도체 소자의 제조방법. - 제 9 항에 있어서,
상기 적어도 하나의 트렌치를 형성하기 전에, 상기 반도체층 내에 웰 영역을 형성하는 단계를 더 포함하는,
전력 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 적어도 하나의 트렌치를 형성하는 단계는,
상기 제 2 폭을 갖고 상기 웰 영역의 바닥면까지 신장된 상기 상부 트렌치를 형성하는 단계;
상기 상부 트렌치의 측벽 상에 스페이서 절연막을 형성하는 단계;
상기 스페이서 절연막을 식각 보호막으로 하여 상기 상부 트렌치에 의해서 노출된 상기 반도체층을 식각하여 상기 제 1 폭을 갖는 상기 하부 트렌치를 형성하는 단계; 및
상기 스페이서 절연막을 제거하는 단계;를 포함하는,
전력 반도체 소자의 제조방법. - 제 11 항에 있어서,
상기 적어도 하나의 트렌치는 상기 하부 트렌치에서 상기 상부 트렌치로 연결되는 부분에서 상기 제 1 폭에서 상기 제 2 폭으로 상기 스페이서 절연막의 폭만큼 폭이 확장되는,
전력 반도체 소자의 제조방법. - 제 11 항에 있어서,
상기 적어도 하나의 트렌치를 형성하기 전에, 상기 적어도 하나의 트렌치의 적어도 바닥면을 둘러싸도록 상기 반도체층에 포켓 영역을 형성하는 단계를 더 포함하고,
상기 적어도 하나의 트렌치는 상기 하부 트렌치의 바닥면이 상기 포켓 영역에 의해서 둘러싸이도록 형성되는,
전력 반도체 소자의 제조방법. - 제 13 항에 있어서,
상기 반도체층은 제 1 도전형의 불순물로 도핑되고,
상기 웰 영역 및 상기 포켓 영역은 상기 제 1 도전형의 반대인 제 2 도전형의 불순물로 도핑된,
전력 반도체 소자의 제조방법. - 제 9 항 내지 제 14 항의 어느 한 항에 있어서,
상기 반도체층은 실리콘 카바이드(SiC)층을 포함하는,
전력 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190154863A KR20210065759A (ko) | 2019-11-27 | 2019-11-27 | 전력 반도체 소자 |
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| KR1020190154863A KR20210065759A (ko) | 2019-11-27 | 2019-11-27 | 전력 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210065759A true KR20210065759A (ko) | 2021-06-04 |
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| KR1020190154863A KR20210065759A (ko) | 2019-11-27 | 2019-11-27 | 전력 반도체 소자 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110049249A (ko) | 2009-11-04 | 2011-05-12 | 한국전기연구원 | 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터 |
| KR20140057630A (ko) | 2011-09-28 | 2014-05-13 | 도요타 지도샤（주） | Igbt 와 그 제조 방법 |
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2019
- 2019-11-27 KR KR1020190154863A patent/KR20210065759A/ko not_active IP Right Cessation
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