KR20110001921A - 서로 연결되는 트랜지스터를 포함한 집적 회로를 포함하는 전자 장치 - Google Patents

서로 연결되는 트랜지스터를 포함한 집적 회로를 포함하는 전자 장치 Download PDF

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KR20110001921A
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고든 엠. 그리브나
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

집적 회로를 포함하는 전자 장치가 매몰 전도 영역(buried conductive region) 및 매몰 전도 영역 위에 놓인 반도체층을 포함할 수 있으며, 이때, 상기 반도체층은 주 표면 및 상기 매몰 전도 영역에 가깝게 놓이는 반대쪽 표면을 가진다. 또한 전자 장치는 서로 이격되어 있는 제 1 도핑 영역(doped region)과 제 2 도핑 영역을 가지며, 이때, 각각의 영역은 반도체층 내에, 반대쪽 표면보다 주 표면에 가깝게 놓인다. 전자 장치는 트랜지스터의 전류 운반 전극(current-carrying electrode)을 포함할 수 있다. 특정 트랜지스터의 전류 운반 전극은, 제 1 도핑 영역을 포함하고, 소스(source) 이미터(emitter)이며, 매몰 전도 영역에 전기적으로 연결된다. 여러 다른 트랜지스터의 또 다른 전류 운반 전극은, 제 2 도핑 영역을 포함하고, 드레인(drain), 콜렉터(collector)이며, 매몰 전도 영역에 전기적으로 연결된다.

Description

서로 연결되는 트랜지스터를 포함한 집적 회로를 포함하는 전자 장치{ELECTRONIC DEVICE INCLUDING AN INTEGRATED CIRCUIT WITH TRANSISTORS COUPLED TO EACH OTHER}
본 발명은 전자 장치 및 상기 전자 장치를 형성하는 공정에 관한 것이며, 더욱 상세하게는, 서로 연결되는 트랜지스터를 포함한 집적 회로를 포함하는 전자 장치 및 상기 전자 장치를 형성하는 공정에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 일반적인 유형의 전력 스위칭 장치이다. MOSFET은 소스 영역(source region), 드레인 영역(drain region), 소스 영역과 드레인 영역 사이에서 뻗어 있는 채널 영역, 및 채널 영역에 인접하여 제공되는 게이트 구조(gate structure)를 포함한다. 게이트 구조는, 채널 영역에 인접하면서 얇은 유전층에 의해 채널 영역과 분리되어 위치되는 게이트 전극층(gate electrode layer)을 포함한다.
MOSFET이 온-상태(on state)에 있을 때, 게이트 구조에 전압이 인가되어 소스와 드레인 영역 사이에 전도 채널 영역을 형성하며, 이로 인해서 장치를 통해 전류가 흐를 수 있다. 오프-상태(off state)에서, 게이트 구조에 인가되는 임의의 전압이 충분히 낮아 전도 채널이 형성되지 않으며, 따라서 전류 흐름이 발생하지 않는다. 오프-상태인 동안, 장치는 소스와 드레인 영역 사이의 높은 전압을 지원해야 한다.
특정 이용에서, 두 개의 서로 다른 전압을 스위칭하기 위한 출력을 발생시키기 위하여 한 쌍의 전력 트랜지스터가 이용될 수 있다. 상기 출력은, 하이사이드 전력 트랜지스터(high-side power transistor)의 소스에, 로우사이드 전력 트랜지스터(low-side power transistor)의 드레인에 연결될 수 있다. 하이사이드 전력 트랜지스터가 활성화될 때, 출력은 하이사이드 전력 트랜지스터의 드레인의 전압에 대응하는 전압에 있을 것이며, 로우사이드 전력 트랜지스터가 활성화될 때, 출력은 로우사이드 전력 트랜지스터의 소스에 대응하는 전압에 있을 것이다. 특정 실시예에서, 하이사이드 전력 트랜지스터와 로우사이드 전력 트랜지스터는 통상적으로 본딩된 와이어 또는 그 밖의 다른 유사한 인터커넥트에 의해 상호 연결되는 별개의 다이 상의 개별소자 트랜지스터이다. 인터커넥트는 하이사이드 및 로우사이드 전력 트랜지스터를 포함한 전자 장치에 대한 필요하지 않은 기생 특징들을 증가시킨다.
실시예가 예로서 도시되며, 첨부된 도면에 도시된 바에 제한되지 않는다.
도 1은 매몰 전도 영역(buried conductive region )을 포함하는 작업부재의 일부분의 횡단면도를 도시한다.
도 2는 하이사이드 전력 트랜지스터에 대한 매몰 도핑 영역(buried doped region)이 형성된 이후의 도 1의 작업부재의 횡단면도를 도시한다.
도 3은 반도체층, 패드층(pad layer), 및 저지층(stopping layer)을 형성한 이후의 도 2의 작업부재의 횡단면도를 도시한다.
도 4는 패드층 및 저지층의 부분을 패턴형성하고, 수직 고립 영역(vertical isolation region)을 형성한 이후의 도 3의 작업부재의 횡단면도를 도시한다.
도 5는 패드층 및 저지층의 나머지 부분을 패턴형성하고, 측벽 스페이서(sidewall spacer)를 형성한 이후 도 4의 작업부재의 횡단면도를 도시한다.
도 6은 반도체층을 통과해 매몰 전도 영역을 향해 뻗어 있는 트렌치(trench)를 형성한 이후의 도 5의 작업부재의 횡단면도를 도시한다.
도 7은 트렌치 내에 절연 스페이서(insulating spacer)를 형성한 이후의 도 6의 작업부재의 횡단면도를 도시한다.
도 8은 트렌치 내에 오목한 전도 구조(conductive structure)를 형성한 이후의 도 7의 작업부재의 횡단면도를 도시한다.
도 9는 패드층 및 저지층에 인접한 측벽 스페이서를 제거하고, 전도 구조 위에 위치하는 상승부(elevation)에 놓인 절연 스페이서 부분을 제거한 이후 도 8의 작업부재의 횡단면도를 도시한다.
도 10은 전도성 플러그(conductive plug)를 형성하고 패드층 및 저지층의 나머지 부분을 제거한 이후의 도 9의 작업부재의 횡단면도를 도시한다.
도 11은 주입 차단층(implant screen layer) 및 드레인 영역을 형성한 이후의 도 10의 작업부재의 횡단면도를 도시한다.
도 12는 절연층을 형성한 이후의 도 11의 작업부재의 횡단면도를 도시한다.
도 13은 패턴형성된 전도층을 형성한 이후의 도 12의 작업부재의 횡단면도를 도시한다.
도 14는 패턴형성된 전도층 위에 절연층을 형성한 이후 도 13의 작업부재의 횡단면도를 도시한다.
도 15는 절연성 및 패턴형성된 전도층의 부분을 패턴형성하고, 측벽 스페이서를 형성한 이후의 도 14의 작업부재의 횡단면도를 도시한다.
도 16은 또 다른 전도층 및 우물(well) 영역을 형성한 이후의 도 15의 작업부재의 횡단면도를 도시한다.
도 17은 전도층의 나머지 부분을 형성하고, 최종 전도층을 식각하여 게이트 전극을 형성하고, 소스 영역을 형성한 이후의 도 16의 작업부재의 횡단면도를 도시한다.
도 18은 측벽 스페이서를 형성하고, 소스 영역의 부분을 식각하고, 우물 접촉 영역(well contact region)을 형성한 이후의 도 17의 작업부재의 횡단면도를 도시한다.
도 19는 소스 영역, 우물 접촉 영역 및 전도성 플러그로의 전도성 스트랩(conductive strap)을 형성한 이후의 도 18의 작업부재의 횡단면도를 도시한다.
도 20은 본 발명의 실시예에 따라 실질적으로 완성된 전자 장치를 형성한 이후의 도 19의 작업부재의 횡단면도를 도시한다.
도 21 내지 도 25는 또 다른 실시예에 따라 트렌치, 수직 고립 영역, 및 수직 전도 구조가 형성된 도 3의 작업부재의 횡단면도를 도시한다.
해당업계 종사자라면 도면의 요소가 간결성과 명확성을 위해 도시된 것이고 반드시 비율-조정된 것이 아님을 이해할 것이다. 예를 들어, 일부 요소는 본 발명 실시예의 이해도를 향상시키기 위하여 그 밖의 다른 요소와 비교해 과장되었다.
도면과 조합되어 이하의 설명이 본원에 개시된 내용의 이해를 돕기 위해 제공되었다. 이하의 설명은 본 발명 내용의 특정 구현예와 실시예에 초점을 맞출 것이다. 이는 본 발명 내용의 설명을 돕기 위한 것이며, 발명 내용의 범위나 적용 가능성을 제한하기 위한 것으로 이해되어서는 안된다. 응용을 위하여 그 밖의 다른 내용도 물론 이용될 수 있다.
본원에서 사용될 때, 영역 또는 구조와 관련된 "수평 배향적" 및 "수직 배향적"이라는 용어는 이러한 영역 또는 구조를 통해 흐르는 전류의 주요 방향을 언급하는 것이다. 더욱 상세히 말하면, 전류가 영역 또는 구조를 통해 수직 방향, 수평 방향, 또는 수직 및 수평 방향의 조합으로 흐를 수 있다. 전류가 영역 또는 구조를 통해 수직 방향 또는 방향들의 조합으로 흐르고, 이때 수직적 요소가 수평적 요소보다 큰 경우, 이러한 영역 또는 구조는 수직 배향적이라고 언급될 것이다. 이와 유사하게, 전류가 영역 또는 구조를 통해 수평 방향 또는 방향들의 조합으로 흐르고, 이때 수평적 요소가 수직적 요소보다 큰 경우, 이러한 영역 또는 구조는 수직 배향적이라고 언급될 것이다.
"정상 동작" 및 "정상 동작 상태"라는 용어는 전자적 요소 또는 장치가 동작하도록 설계된 상태를 일컫는다. 이러한 상태는 전압, 전류, 커패시턴스, 저항 또는 그 밖의 다른 전기적 파라미터에 관한 데이터 시트 또는 그 밖의 다른 정보로부터 획득될 수 있다. 따라서, 정상 동작은 설계 제한을 훨씬 능가하는 전기적 요소나 장치의 동작은 포함하지 않는다.
"전력 트랜지스터"라는 용어는 트랜지스터의 소스(source)와 드레인(drain) 또는 이미터(emitter)와 콜렉터(collector) 사이에 유지되어야 하는 10V 이상의 전압차로 통상적으로 동작하도록 설계된 트랜지스터를 의미한다. 예를 들어, 트랜지스터가 오프-상태(off state)에 있을 때, 접합 항복(junction breakdown) 또는 그 밖의 다른 바람직하지 않은 상태가 발생함이 없이 소스와 드레인 사이에 10V가 유지될 수 있다.
"포함", "포함하는", "구비한" 등의 용어는 비배타적인 포함을 커버하도록 의도된 것이다. 예를 들어, 특징 목록을 포함하는 방법, 제품, 또는 장치가 반드시 그 특징에만 제한되는 것이 아니며, 목록에 나타나지 않은 그 밖의 다른 특징, 또는 방법, 제품 또는 장치 고유의 특징도 포함할 수 있다. 또한, "또는"은 '포함적-또는'을 의미하는 것이지, '배타적-또는'을 의미하는 것이 아니다. 가령, 조건 A 또는 B는 이하의 경우 중 임의의 한 경우를 의미한다. 즉, A는 진실(또는, 존재함) 및 B는 거짓(또는, 존재하지 않음), A는 거짓(또는, 존재하지 않음) 및 B는 진실(또는, 존재함), 그리고, A와 B 모두 진실(또는 존재함) 중 임의의 한 경우를 의미한다.
또한, 본원에서 기재되는 요소 및 구성요소를 기재함에 있어, 단수형 표면이 사용되었다. 이는 단지 편리함을 위한 것이며, 본 발명 범위에 대한 일반적 인식을 제공하기 위한 것이다. 따라서, 달리 언급되어있지 않는 한, 본 명세서는, 하나 또는 하나 이상을 포함하고, '단일'에는 '복수'도 포함하는 것으로 이해되어야 한다(그 역의 경우도 같다). 가령, 단일 아이템이 설명되어 있는 경우, 단일 아이템을 대신하여 둘 이상의 아이템이 이용될 수 있다. 이와 유사하게, 둘 이상의 아이템이 설명되어 있는 경우, 단일의 아이템이 둘 이상의 아이템을 대신할 수 있다.
원소 주기율표 내의 열에 대응하는 족 번호는 CRC Handbook of Chemistry and Physics, 81st Edition (2000-2001)에서 볼 수 있는 바와 같이 "New Notation" 협약을 사용한다.
달리 정의되지 않는 한, 본원에 사용된 기술적 및 과학적 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 것과 동일한 의미를 가진다. 물질, 방법 및 예시는 오직 예시적 목적일 뿐 제한하려는 의도는 아니다. 본원에서 설명되지 않은 범위에서, 특정 물질 및 처리 행위에 관한 많은 세부사항은 종래의 것이며, 반도체 및 전자 과목 내의 교과서와 그 밖의 다른 자료에서 찾을 수 있을 것이다.
첨부된 도면에서, 동일한 작업부재 상에 서로 다른 유형의 트랜지스터를 형성할 때 처리 동작의 효과에 대한 이해를 향상시키기 위하여 작업부재의 두 개의 서로 다른 부분이 도시된다. 트랜지스터는 동일한 집적 회로의 부분일 것이다. 도면의 상부에 도시된 것은 하이사이드 전력 트랜지스터에 대응하고, 동일한 도면에서 하부에 도시된 것은 로우사이드 전력 트랜지스터에 대응한다.
도 1은 매몰 전도 영역(buried conductive region)(102)을 포함하는 작업부재(100) 일부분의 횡단면도를 도시한다. 매몰 전도 영역(102)은 14족 원소(가령, 탄소, 규소, 게르마늄, 또는 이들의 임의의 조합)을 포함할 수 있고, n-형 또는 p-형으로 고농도로 도핑될 수 있다. 본원의 목적을 위하여, 고농도 도핑은 최고 도펀트 농도가 1019 atoms/cm3 이상임을 의미하고, 저농도 도핑은 최고 도펀트 농도가 1019 atoms/cm3 미만임을 의미한다. 매몰 전도 영역(102)은 고농도 도핑된 기판(가령, n-형 고농도 도핑된 웨이퍼)의 부분일 수 있고, 또는 반대되는 전도 유형의 기판 위에 놓이거나 기판과 매몰 전도 영역(102) 사이에 놓인 매몰 절연층(buried insulating layer)(도시되지 않음) 위에 놓인 매몰 도핑 영역(buried doped region)일 수 있다. 일 실시예에서, 매몰 전도 영역(102)은 인, 비소, 안티몬, 또는 이들의 임의의 조합과 같은 n-형 도펀트를 이용하여 고농도로 도핑된다. 특정 실시예에서, 매몰 전도 영역(102)은 매몰 전도 영역(102)의 확산이 낮게 유지되는 경우 비소 또는 안티몬을 포함할 수 있고, 특정 실시예에서, 매몰 전도 영역(102)은 뒤이어 형성되는 반도체층을 형성하는 동안 자동 도핑의 레벨을 낮추기 위하여(비소와 비교하여) 안티몬을 포함할 수 있다. 매몰 전도 영역(102)은 하이사이드 전력 트랜지스터의 소스와 로우사이드 전력 트랜지스터의 드레인을 서로 전기적으로 연결하기 위해 이용되며, 전자 장치에 대한 출력 노드 부분이 된다.
도 2를 참조하면, 매몰 전도 영역(102) 위에 반도체층(204)이 형성된다. 반도체층(204)은 14족 원소(가령, 탄소, 규소, 게르마늄, 또는 이들의 임의의 조합) 와, 매몰 전도 영역(102)과 관련하여 기술된 것과 같은 임의의 도펀트 또는 반대되는 전도 유형의 도펀트를 포함할 수 있다. 일 실시에에서, 반도체층(204)은 저농도로 도핑된 n-형 또는 p-형 에피택셜 실리콘층이며, 이러한 실리콘층은 대략 0.2 마이크론에서 대략 2.0 마이크론 범위의 두께와, 대략 1017 atoms/cm3 이하의 도핑 농도(또 다른 실시예에서, 대략 1014 atoms/cm3이상)를 가진다. 반도체층(204)은 모든 작업부재(100)에 걸쳐 형성된다.
하이사이드 전력 트랜지스터 내의 반도체층(204) 부분은 매몰 전도 영역(102)과 비교하여 반대되는 전도 유형의 도펀트로 고농도로 도핑되어 매몰 도핑 영역(206)을 형성한다. 매몰 도핑 영역(206)은 하이사이드 전력 트랜지스터 내의 고립을 도울 수 있고, 하이사이드 전력 트랜지스터의 기생 특징을 줄일 수 있다. 특정 실시에에서, 매몰 도핑 영역(206)은 대략 1018 atoms/cm3 이상의 최고 도펀트 농도의 p-형 도펀트를 갖는다.
도 3을 참조하면, 반도체층(204)(도 3에 표시되지 않음)과 매몰 도핑 영역(206) 위에 반도체층(304)이 형성된다. 특정 실시에에서, 반도체층(204 및 304)은 동일한 전도 유형을 가지며 모두 저농도로 도핑된다. 따라서, 도 3의 로우사이드 전력 트랜지스터의 도시 내의 점선은 반도체층(204)가 끝나고 반도체층(304)이 시작하는 대략적인 위치를 나타낸다. 반도체층(304)은 주 표면(305)을 가진다. 반도체층(304)은 14족 원소(가령, 탄소, 규소, 게르마늄, 또는 이들의 임의의 조합)와, 매몰 전도 영역(102)과 관련하여 기술된 임의의 도펀트 또는 반대되는 전도 유형의 도펀트를 포함할 수 있다. 일 실시예에서, 반도체층(304)은 저농도로 도핑된 n-형 또는 p-형 에피택셜 실리콘층이며, 이러한 실리콘층은 대략 0.5 마이크론에서 대략 5.0 마이크론의 두께와, 대략 1017 atoms/cm3이하(또 다른 실시예에서, 대략 1014 atoms/cm3이상)의 도핑 농도를 가진다. 형성된 때의 반도체층(304) 내의 도펀트 농도, 또는 반도체층(304) 내의 영역들을 선택적으로 도핑하기 전의 도펀트 농도는 바탕 도펀트 농도(background dopant concentration)로서 언급된다. 로우사이드 전력 트랜지스터의 그 다음 실시예에서, 반도체층(204 및 304)의 조합은 반도체층(304)로서 언급될 것이며, 점선을 포함하지 않을 것이다.
패드층(306) 및 저지층(stopping layer)(308)(가령, 연마-저지층(polish-stop layer) 또는 식각-저지층(etch-stop layer))이 열성장 기법, 증착 기법, 또는 이들의 조합을 이용하여 반도체층(304) 위에 뒤이어 형성된다. 패드층(306) 및 저지층(308) 각각은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 일 실시예에서, 패드층(306)은 저지층(308)과 비교하여 상이한 조성을 가진다. 특정 실시예에서, 패드층(306)은 산화물을, 저지층(308)은 질화물을 포함한다.
도 4를 참조하면, 패턴형성된 마스크층(patterned masking layer)(402)이 저지층(308) 위에 형성된다. 패턴형성된 마스크층(402) 내의 개구부가 수직 고립 영역(vertical isolation region)이 형성될 곳에 형성된다. 수직 고립 영역은 하이사이드 전력 트랜지스터가 형성되는 곳에 형성된다. 따라서, 패턴형성된 마스크층(402)은 로우사이드 전력 트랜지스터가 형성되는 모든저지층(308)을 실질적으로 커버한다. 특정 실시예에서, 반도체층(304)의 부분이 노출되도록 패드층(306)과 저지층(308)의 노출 부분이 제거된다. 또 다른 실시예에서(도시되지 않음), 패드층(306)의 노출 부분 또는 패드층(306)과 저지층(308) 모두의 노출 부분은 식각되지 않는다. 패드층(306) 또는 패드층(306)과 저지층(308) 모두의 존재는, 그 다음의 주입공정(implant) 동안 주입공정 채널링 현상을 줄이는데 도움이 될 수 있다.
패턴형성된 마스크층(402)의 개구부 아래의 반도체층(304) 부분이 주입처리 되어(화살표(422)에 의해 도시됨) 수직 고립 영역(vertical isolation regions)(424)을 형성한다. 주입은 단일 주입공정으로서 또는 복수의 주입공정으로서 수행될 수 있다. 복수의 주입공정이 수행될 때, 수직 고립 영역(424)을 형성하기 위해 서로 다른 에너지, 서로 다른 종, 또는 서로 다른 에너지와 종이 사용될 수 있다. 수직 고립 영역(424)의 전도 유형은 매몰 도핑 영역(buried doped region)(206)과 동일하고 매몰 전도 영역(102)과는 반대일 수 있다. 특정 실시예에서, 수직 고립 영역(424)은 p-형이고, 대략 1018 atoms/cm3이상의 도펀트 농도를 가진다. 수직 고립 영역(424)과 매몰 도핑 영역(206)의 조합은 하이사이드 전력 트랜지스터 내의 반도체층(304)의 부분을 고립시키는데 도움이 된다. 주입공정 이후, 패턴형성된 마스크층(402)은 제거된다. 본원의 후술되는 또 다른 실시예에서, 수직 고립 영역은 그 밖의 다른 기법을 이용하여 형성될 수도 있다.
패드층(306)과 저지층(308)이 제거되고 뒤이어 트렌치가 형성되는 위치에 또 다른 패턴형성된 마크스층(도시되지 않음)이 형성된다. 공정 중 이와 같은 지점에서, 로우사이드 전력 트랜지스터 내에 패드층(306)과 저지층(308)이 패턴형성된다. 패드층(306), 또는 패드층(306)과 저지층(308) 모두가 하이사이드 전력 트랜지스터 내에서 패턴 형성되지 않은 경우, 하이사이드 전력 트랜지스터 내의 패드층(306) 또는 패드층(306)과 저지층(308)은 로우사이드 전력 트랜지스터 내의 대응하는 부분을 이용하여 패턴이 형성된다. 패드층(306)과 저지층(308)이 로우사이드 트랜지스터(어쩌면 하이사이드 전력 트랜지스터) 내에서 패턴이 형성된 이후에, 그 밖의 다른 패턴형성된 마스크층은 제거된다.
측벽 스페이서(Sidewall spacer)(524)가 도 5에 도시된 바와 같이 형성된다. 측벽 스페이서(524)는, 뒤이어 형성되는 트렌치(trench)의 폭과, 뒤이어 형성된 트렌치의 측벽을 따라 놓인 수직 고립 영역(424)의 나머지 부분의 폭을 결정하는데 이용될 수 있다. 측벽 스페이서(524)는 희생층(sacrificial layer)을 증착시키고, 희생층을 이방성으로 식각함으로써 형성될 수 있다. 특정 실시예에서, 희생층은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 특정 실시예에서, 희생층 및 저지층(308)은 서로 다른 조성을 가진다. 희생층의 두께는 대략 900 nm 또는 대략 700 nm 이하이거나, 대략 50 nm 또는 대략 100 nm 이상일 수 있다.
도 6에 도시된 바와 같이, 반도체층(304)의 노출 부분, 하이사이드 전력 트랜지스터 내의 수직 고립 영역(424) 및 매몰 도핑 영역(206)의 부분이 식각되어, 주 표면(305)에서부터 매몰 전도 영역(102)쪽으로 뻗어 있는 트렌치(624)를 형성한다. 트렌치(624)는 반도체층(304) 또는 매몰 도핑 영역(206)을 부분적으로, 또는 완전히 통과해 뻗어 있다. 트렌치(624)의 폭이 그리 넓지 않기 때문에 뒤이어 형성되는 전도층이 트렌치(624)를 채울 수 없다. 특정 실시예에서, 트렌치(624) 각각의 폭은 대략 0.3 마이크론 또는 대략 0.5 마이크론 이상이며, 또 다른 실시예에서 트렌치(624) 각각의 폭은 대략 4 마이크론 또는 대략 2 마이크론 이하이다. 본원을 읽은 후라면, 기술된 특정 치수 이외에 더 좁거나 더 넓은 폭이 사용될 수 있음이 해당업계 종사자에게 이해될 것이다. 트렌치(624)는 매몰 전도 영역(102)으로 뻗어 있을 수 있으나, 필요하거나 바람직한 경우 더 얕아질 수 있다. 트렌치(624)는 이방성 식각을 이용하여 형성될 수 있다. 일 실시예에서, 정해진 식각 시간(timed etch)으로 수행될 수 있고, 또 다른 실시예에서 종료점 검출(가령, 매몰 전도 영역(102)으로부터 비소 또는 안티몬과 같은 도펀트 종 검출)과 정해진 과도식각 시간(timed overetch)의 조합이 이용될 수 있다.
도 7에 도시된 바와 같이, 절연 측벽 스페이서(Insulating sidewall spacer)(724)가 트렌치(624)의 노출된 측벽을 따라 형성될 수 있다. 절연 측벽 스페이서(724)는 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 절연 측벽 스페이서(724)가 형성되는 층이 열적으로 성장하거나 증착되며, 이방성으로 식각되어 트렌치(624)의 하부로부터 층이 제거된다. 필요하거나 바람직한 경우, 트렌치(624)가 매몰 전도 영역(102)에 가깝게, 또는 추가로 상기 매몰 전도 영역(102) 내부로까지 뻗어 있도록 식각 공정이 수행될 수 있다. 또 다른 실시예에서, 절연 측벽 스페이서(724)는, 하이사이드 또는 로우사이드 전력 트랜지스터 내의 모든 트렌치 내에서 필요하지 않거나, 형성되지 않는다. 특정 실시예에서, 절연 측벽 스페이서(724)는 오직 로우사이드 전력 트렌지스터의 트렌치(624) 내에서만 이용되고, 하이사이드 전력 트랜지스터의 트렌치(624) 내에서는 이용되지 않을 수 있다. 또 다른 특정 실시예에서, 절연 측벽 스페이서(724)는 오직 하이사이드 전력 트랜지스터 내에서만 이용되고, 로우사이드 전력 트랜지스터 내에서는 이용되지 않을 수 있다.
저지층(308) 위 및 트렌치(624) 내에 전도층이 형성되며, 특정 실시예에서, 전도층은 트렌치(624)를 실질적으로 채운다. 전도층은 다결정일 수 있고, 금속 함유 물질 또는 반도체 함유 물질을 포함할 수 있다. 일 실시예에서, 전도층은 비정질 실리콘 또는 폴리실리콘과 같이 고농도로 도핑된 반도체 물질을 포함할 수 있다. 또 다른 실시예에서, 전도층은 접착 필름, 차단 필름, 및 전도성 필름 물질과 같은 복수의 필름을 포함한다. 특정 실시예에서, 접착 필름은 티타늄, 탄탈, 텅스텐 등과 같은 내화성 금속을 포함할 수 있다. 차단 필름은 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물과 같은 내화성 금속 질화물, 또는 TaSiN 과 같은 내화성 금속-반도체-질화물을 포함할 수 있다. 그리고 전도성 필름 물질은 텅스텐 또는 텅스텐 규화물을 포함할 수 있다. 특정 실시예에서, 전도층은 Ti/TiN/WSi을 포함할 수 있다. 필름의 개수와 이들 필름의 구성에 대한 선택은 전기적 성능, 뒤이은 가열 사이클(heat cycle)의 온도, 또 다른 척도, 또는 이들의 임의의 조합에 따라 결정된다. 내화성 금속 및 내화성 금속 함유 복합물은 높은 온도를 견딜 수 있고(가령, 이러한 물질의 녹는점은 1400℃ 이상일 수 있다), 순응적으로 증착될 수 있으며, 고농도로 도핑된 n-형 실리콘보다 낮은 몸체 저항을 가진다. 본 명세서를 읽은 후라면, 특정 이용을 위하여 해당 업계 종사자가 그들의 요구에 맞는 전도층의 조성을 결정할 수 있을 것이다.
도 8에 도시된 바와 같이, 저지층(308) 위에 놓인 전도층 부분이 제거되어 트렌치(624) 내에 전도 구조(conductive structure)(824)를 형성할 수 있다. 제거는 화학-기계적 연마 또는 블랭킷 식각(blanket etching) 기법을 이용하여 수행될 수 있다. 저지층(308)은 연마-저지층(polish-stop layer) 또는 식각-저지층(etch-stop layer)으로서 이용될 수 있다. 연마 또는 식각 공정은, 작업부재에 걸친 전도층 두께의 불균일성과, 연마 또는 식각 작업의 불균일성 중 하나 이상의 불균일성을 고려하기 위해, 저지 층(308)에 도달된 후에도, 비교적 짧은 시간 동안 계속될 수 있다. 도 8에 도시된 바와 같이, 필요하거나 바람직한 경우, 계속되는 식각 또는 그 밖의 다른 제거 공정은, 전도 구조(824)가 트렌치(624)를 향하여 더욱 더 오목하게 되도록 하는데 이용될 수 있다. 오목한 전도 구조(824)는 수직 고립 영역(724)과 전도 구조(824)가 더욱 더 쉽게 서로 전기적으로 연결될 수 있도록 한다. 전도 구조(824)는 수직 전도 영역을 형성한다. 완성된 전자 장치의 형태에서, 전도 구조(824)와 매몰 전도 영역(102)의 조합은 하이사이드 전력 트랜지스터의 소스를 로우사이드 전력 트랜지스터의 드레인에 전기적으로 연결한다.
도 9에 도시된 바와 같이, 측벽 스페이서(524)와, 트렌치(624) 내의 절연 측벽 스페이서(724)의 노출 부분이 제거된다. 습식 또는 건식 식각제를 이용하는 등방성 식각 기법을 이용하여 제거가 수행된다. 특정 실시예에서, 측벽 스페이서(524) 및 절연 측벽 스페이서(724)는 산화물을 포함하고, 저지층(308)은 질화물을 포함하며, 따라서, 측벽 스페이서(524) 및 절연 측벽 스페이서(724)는 저지층(308)의 상당한 양을 제거하지 않고 선택적으로 제거된다. 공정의 이와 같은 지점에서, 반도체층(304), 수직 고립 영역(724) 빛 전도 구조(824)의 부분이 노출된다.
또 다른 실시예(도시되지 않음)에서, 로우사이드 전력 트랜지스터 내에서, 트렌치(624)에 가까운 반도체층(304) 부분이 도핑되어 로우사이드 전력 트랜지스터의 드레인 부분을 형성할 수 있다. 마스크(mask)가 하이사이드 전력 트랜지스터 위에 형성되어, 하이사이드 전력 트랜지스터 내의 수직 고립 영역(424)을 역도핑(counter doping)할 가능성을 줄일 수 있다. 반도체층(304) 부분이 도핑된 이후에 마스크가 제거된다. 반도체 층(304)의 상부 코너를 둥글게 하는 것을 보조하기 위해, 선택사항인 산화 공정이 수행될 수 있다.
도 10에서, 전도성 플러그(1002)가 형성되어, 전도 구조(824)를, 수직 고립 영역(724), 반도체층(304) 또는 상기 반도체층(304) 내의 도핑 영역에 전기적으로 연결한다. 전도성 플러그(1002)는, 트렌치(624) 내에서 오목해지지 않는 것을 제외하고, 전도 구조(824) 형성을 위한 임의의 물질 및 방법을 이용하여 형성될 수 있다. 전도성 플러그(1002)와 전도 구조(824)는 동일한 물질 또는 서로 다른 물질을 포함할 수 있고, 동일한 기법 또는 서로 다른 기법을 이용하여 형성될 수 있다. 공정의 이와 같은 지점에서 패드층(306)과 저지층(308)이 제거될 수 있다.
도 11에 도시된 바와 같이, 주입 차단층(1100)이 주 표면(305) 위에 형성된다. 주입 차단층(1100)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 대략 2 nm에서 대략 50 nm 범위의 두께를 가질 수 있다. 주입 차단층(1100)은 열성장 또는 증착 기법에 의해 형성될 수 있다.
하이사이드 및 로우사이드 전력 트랜지스터 각각에 대한 반도체층(304) 내에 드레인 영역(1102 및 1122)이 형성된다. 드레인 영역(1102) 각각은 비교적 높은 도펀트 농도 및 비교적 깊은 부분(1104)과, 및 비교적 가벼운 도펀트 농도 및 비교적 얕은 부분(1106)을 포함하며, 드레인 영역(1122) 각각은 비교적 높은 도펀트 농도 및 비교적 깊은 부분(1124)과, 비교적 가벼운 도펀트 농도 및 비교적 얕은 부분(1126)을 포함한다. 또 다른 실시예에서, 드레인 영역(1122)의 상기 비교적 깊은 영역(1124)은 로우사이드 전력 트랜지스터에서는 생략될 수 있다.
부분(1104 및 1124)은 높은 전도성을 가지고 높은 전압에 있도록 설계되며, 부분(1106 및 1126)은 다소 좀 더 저항적이고 뒤이어 형성되는 게이트 유전층과 게이트 전극 가까이의 전압을 감소시킨다. 높은 전압이 전력 트랜지스터의 드레인에 인가되는 정상 동작 상태 하에서, 영역(1106 및 1126) 의 전체 또는 대부분이 캐리어-공핍 상태가 될 것이며, 영역(1104 및 1124)의 전체 또는 대부분은 캐리어-비공핍 상태(undepleted of carrier)가 될 것이다.. 제한이 없는 특정 실시예에서, 부분(1106 및 1126)은, 매몰 전도 영역(102)으로부터 이격되어 있는 수평 배향적인 도핑 영역이다. 정상 동작 상태에서, 부분(1106 및 1126)을 통과하는 주요한 전하 캐리어(전자) 또는 전류 흐름은 수평 방향이다.
부분(1104 및 1124)은 수직 고립 영역(424)의 도펀트 유형과 반대되는 도펀트 유형을 포함할 수 있고, 대략 1019 atoms/cm3 이상의 도펀트 농도를 가지며, 부분(1106 및 1126)은 수직 고립 영역(424)의 도펀트 유형과 반대되는 도펀트 유형을 포함할 수 있고, 대략 1019 atoms/cm3 미만 그리고 대략 1016 atoms/cm3이상의 도펀트 농도를 가질 수 있다. 부분(1106 및 1126)은 대략 0.1 마이크론에서 대략 0.5 마이크론 범위의 깊이를 가지며, 대략 0.2 마이크론에서 대략 2.0 마이크론 범위만큼 측방으로 뻗어 있다. (수직 배향적인 전도 구조 또는 더욱 고농도로 도핑된 부분(1104 및 1124) 중 하나에서부터의) 측면 치수는, 형성될 전력 트랜지스터의 소스와 드레인 사이의 전압 차에 따라 결정될 수 있다. 트랜지스터의 소스와 드레인 사이의 전압차가 증가함에 따라, 측면 치수 또한 증가할 수 있다. 일 실시예에서, 전압차는 대략 30 V 이하이며, 또 다른 실시예에서, 전압차는 대략 20V 이하이다. 부분(1106 및 1126) 내의 최고 도핑 농도는 대략 2 x 1017 atoms/cm3 에서 대략 2 x 1018 atoms/cm3의 범위 내일 수 있으며, 특정 실시예에서는 대략 4 x 1017 atoms/cm3 에서 대략 7 x 1017 atoms/cm3의 범위일 수 있다.
특정 실시예에서, 부분(1104 및 1124)은 서로 비교할 때 동일한 마스크층, 동일한 주입 종류, 및 그 밖의 다른 주입 파라미터를 이용하여 형성되며, 부분(1106 및 1126)은 서로 비교할 때 동일한 마스크층, 동일한 주입 종류, 및 그 밖의 다른 주입 파라미터를 이용하여 형성된다. 그러나, 부분(1104 및 1124)에 대한 마스크층, 주입 종류 및 파라미터는, 부분(1106 및 1126)에 비교할 때 다르다. 이어지는 도면에서, 드레인 영역(1102 및 1122)은 서로 다른 부분을 구별하지 않고 도시된다.
대안적 실시예에서, 부분(1106 및 1126)은 트랜지스터의 단위 셀의 길이를 가로질러 연속적으로 뻗어 있을 수 있다.(즉, 뒤 이어 채널과 소스 영역이 형성될 영역까지 뻗어 있다). 후술될 채널 영역의 도핑은, 채널 내의 드레인 영역의 부분을 역도핑(counter-dope)하는 것에 상응되게 증가된다. 저농도 도핑된 드레인 부분(1106 및 1126)을 채널 영역내부에 뻗어 있게 하는 것의 이점은 드레인 마스크층의 정렬불량(misalignment)의 영향을 줄이거나 제거할 수 있는 것이다. 추가적 실시예에서, 이러한 마스크층이 제거됨으로써 전체 작업부재에 걸쳐 계속적으로 영역(1106 및 1126)을 형성하는 주입 공정이 가능해진다.
도 12에 도시된 바와 같이, 절연층(1202)이 전도성 플러그(1002) 및 주입 차단층(1100) 위에 형성된다. 절연층(1202)은 서로 다른 두께를 가지는 두 개 이상의 서로 다른 영역을 포함한다. 사실상, 절연층(1202)은 계단 구조(terraced configuration)를 가지며, 계단 구조의 중요성은 후술된다. 도 12에 도시된 바와 같이, 일 실시예에서, 절연층(1202)은 각각 서로 다른 두께를 가지는 세 영역을 포함한다. 가장 얇은 영역은, 드레인 영역(1102 및 1122)의 좀 더 저농도로 도핑된 부분(가령, 도 11의 부분(1106 및 1126))과 주 표면(305) 가까이의 반도체층(304)의 부분 위에, 및 드레인 영역(1102 및 1122)의 밖에 놓인다. 가장 두꺼운 영역은 드레인 영역(1102 및 1122)의 좀 더 고농도로 도핑된 부분(가령, 부분(1104 및 1124)) 위에 놓인다. 중간 영역은 더 얇은 영역과 가장 두꺼운 영역 사이에 놓일 수 있으며, 선택적 특징부이다.
일 실시예에서, 가장 얇은 영역 내의 절연층(1202)은 대략 0.02 마이크론 이상 또는 대략 0.05 마이크론 이상의 두께를 가지며, 또 다른 실시예에서, 가장 얇은 영역 내의 절연층은 대략 0.2 마이크론 이하 또는 대략 0.1 마이크론 이하의 두께를 가진다. 일 실시예에서, 가장 두꺼운 영역 내의 절연층(1202)은 대략 0.15 마이크론 이상 또는 대략 0.25 마이크론 이상의 두께를 가지며, 또 다른 실시예에서, 가장 두꺼운 영역 내의 절연층(1202)은 대략 0.8 마이크론 이하 또는 대략 0.5 마이크론 이하의 두께를 가진다. 중간 영역(더 얇은 영역과 가장 두꺼운 영역의 사이)은 가장 얇은 영역 또는 가장 두꺼운 영역, 또는 더 얇은 영역과 가장 두꺼운 영역 사이의 두께와 실질적으로 동일할 수 있다. 일 실시예에서, 중간 영역 내의 절연층(1202)은 대략 0.05 마이크론 이상 또는 대략 0.15 마이크론 이상의 두께를 가지며, 또 다른 실시예에서, 중간 영역 내의 절연층(1202)은 대략 0.5 마이크론 이하 또는 대략 0.25 마이크론 이하의 두께를 가진다. 특정 실시예에서, 가장 얇은 영역 내의 절연층(1202)은 대략 0.03 마이크론에서 대략 0.08 마이크론 범위의 두께를 가지고, 가장 두꺼운 영역 내의 절연층(1202)은 대략 0.3 마이크론에서 대략 0.5 마이크론 범위의 두께를 가지며, 중간 영역 내의 절연층(1202)은 대략 0.13 마이크론에서 대략 0.2 마이크론 범위의 두께를 가진다.
절연층(1202)은 서로 다른 기법에 의해 형성될 수 있으며, 횡단면도에서 보이는 바와 같이 서로 다른 형태를 이룰 수 있다. 절연층(1202)은 작업부재 위에 증착되는 단일의 절연 필름 또는 복수의 절연 필름으로부터 형성될 수 있다. 단일의 절연 필름 또는 복수의 절연 필름은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 특정 실시예에서, 절연층(1202)의 특징은 주입 차단층(1100)으로부터 먼 지점과 주입 차단층(1100)에 가까운 대응하는 지점에 대하여 다를 수 있다. 일 실시예에서, 절연층(1202)의 조성은 증착하는 동안 또는 증착 사이에서 변화할 수 있다. 예를 들어, 산화물 필름은 주입 차단층(1100)에 가까울 수 있고, 질화물 필름은 산화물 필름 위에 증착될 수 있다. 또 다른 실시예에서, 인(phosphorus)과 같은 도펀트는, 증착의 나중 단계(later part) 동안 증가하는 농도로 포함될 수 있다. 또 다른 실시예에서, 절연층(1202)의 두께에 걸쳐 조성이 실질적으로 동일함에도 불구하고, 증착 파라미터(가령, 라디오 주파수 전력, 압력 등)를 변화시킴으로써 필름 내의 응력(stress)이 변경될 수 있다. 추가적 실시예에서, 전술된 조합이 이용될 수 있다. 마스크가 더 두꺼운 영역과 중간 영역 위에 형성되며, 필요한 형태를 얻기 위하여 패턴 형성 기법이 이용된다. 이러한 기법은, 절연층(1202) 부분을 등방성으로 식각하는 것, 절연 물질을 대신 식각하고 그 위에 놓이는 마스크의 측벽 식각을 식각하는 것, 절연 물질을 식각하고 그 위에 놓이는 마스크의 측벽을 식각하는 것, 서로 다른 조성을 이용하는 것(도핑된 산화물은 도핑되지 않은 산화물보다 빨리 식각됨), 패턴을 형성하고 그 후 측벽 스페이서를 형성하는 것, 또는 또 다른 적합한 기법, 또는 이들의 임의의 조합을 포함한다
도 13에서, 전도층(1302)이 절연층(1202) 위에 증착되며, 드레인 접촉 구조 가 하이사이드 전력 트랜지스터의 드레인 영역(1102)에 뒤이어 제작되는 곳인 개구부(1304)를 형성하도록 패턴형성된다. 전도층(1302)은 전도성 물질을 포함하거나, 가령 도핑에 의해 전도성이 될 수 있다. 더욱 상세히 말하면, 전도층(1302)은 도핑된 반도체 물질(가령 고농도 도핑된 비정질 실리콘, 폴리실리콘 등), 금속 함유 물질(내화성 금속, 내화성 금속 질화물, 내화성 금속 규화물 등), 또는 이들의 임의의 조합을 포함할 수 있다. 전도층(1302)은 대략 0.05 마이크론에서 대략 0.5 마이크론 범위의 두께를 가진다. 특정 실시예에서, 전도층(1302)은 전도성 전극을 형성하는데 이용된다.
도 14에 도시된 바와 같이, 전도층(1302) 위에 절연층(1402)이 형성된다. 절연층(1402)은 단일 필름 또는 복수의 필름을 포함할 수 있다. 절연층(1402) 내의 각각의 필름(1402)은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 또 다른 특정 실시에에서, 질화물 필름은 전도층(1302)에 가깝게 놓여 있고, 대략 0.05 마이크론에서 대략 0.2 마이크론 범위의 두께를 가진다. 산화물 필름은 질화물 필름 위에 놓이며, 대략 0.2 마이크론에서 대략 0.9 마이크론 범위의 두께를 가진다. 반사방지 필름이 산화물 필름 위에 놓일 수 있고, 절연층(1402) 내의 어딘가에 포함될 수도 있다. 예를 들어, 질화물 필름은 적절한 두께로 선택되어 식각-저지층(etch-stop layer) 및 반사방지 필름의 역할을 할 수 있다. 또 다른 실시예에서, 더 많거나 더 적은 필름이 사용될 수 있으며, 본원에 기술된 두께는 단지 예시적일 뿐 본 발명의 범위를 제한하려는 의도는 아니다.
도 15에 도시된 바와 같이, 절연층(1402), 전도층(1302) 및 절연층(1202)이 패턴 형성되어 개구부를 형성하며, 절연 스페이서(1502)가 형성된다. 개구부는, 드레인 영역(1102 및 1122) 부분이 상기 개구부의 밑에 놓이도록 형성된다. 이러한 부분(즉, 도 11에 도시된 부분(1106 및 1126))은 드레인 영역(1102 및 1122)의 일부분이 뒤이어 형성되는 한 쌍의 게이트 전극의 일부분 밑에 놓이도록 한다. 절연 스페이서(1502)는 개구부의 측면을 따라 형성된다. 절연 스페이서(1502)는, 뒤이어 형성되는 게이트 전극으로부터 전도층(1302)을 전기 절연시킨다. 절연 스페이서(1502)는 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있으며, 절연 스페이서(1502)의 기저면에서 대략 50 nm에서 대략 200 nm 범위의 폭을 가질 수 있다.
도 16은 게이트 유전층(1600), 전도층(1602), 우물 영역(1604 및 1624)을 형성한 이후의 작업부재를 도시한다. 주입 차단층(1100)의 부분이 식각공정에 의해 제거되며, 게이트 유전층(1600)은 작업부재의 노출 표면 위에 형성된다. 특정 실시예에서, 게이트 유전층(1600)은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함하며, 대략 5 nm에서 대략 100 nm 범위의 두께를 가진다. 전도층(1602)이 게이트 유전층(1600) 위에 놓이며, 뒤이어 형성되는 게이트 전극의 부분이 될 수 있다. 전도층(1602)은 증착된 때 전도성을 띄거나, 높은 저항성의 층(가령, 도핑되지 않은 폴리실리콘)으로서 증착되고 뒤이어 전도성을 띄게 할 수도 있다. 전도층(1602)은 금속 함유 물질 또는 반도체 함유 물질을 포함할 수 있다. 일 실시예에서, 위에서 바라볼 때 전도층(1602)의 수직 가장자리가 드레인 영역(1102 및 1122)의 가장자리에 실질적으로 인접하도록 전도층(1602)의 두께가 선택된다. 일 실시예에서, 전도층(1602)은 대략 0.1 마이크론에서 대략 0.15 마이크론의 두께까지 증착된다.
도 16에서, 전도층(1602)이 형성된 이후, 반도체층(304)이 도핑되어 우물 영역(well region)(1604)을 형성할 수 있다. 우물 영역(1604 및 1624)의 전도 유형은 드레인 영역(1102 및 1122)과 매몰 전도 영역(102)의 전도 유형과 반대된다. 일 실시예에서, 붕소 도펀트가 전도층(1602) 및 게이트 유전층(1600)을 통과해, 반도체 층(304)까지 주입되어, 우물 영역(1604 및 1624)을 위한 p-형 도펀트를 제공한다. 일 실시예에서, 우물 영역(1604)은 뒤이어 형성되는 소스 영역의 깊이 이상의 깊이를 가지며, 또 다른 실시예에서, 우물 영역(1604 및 1624)은 대략 0.3 마이크론 이상의 깊이를 가진다. 추가적 실시예에서, 우물 영역(1604 및 1624)은 대략 2.0 마이크론 이하의 깊이를 가지며, 또 다른 실시예에서 대략 1.5 마이크론 이하의 깊이를 가진다. 한 예로서, 우물 영역(1604 및 1624)은 둘 이상의 이온 주입을 이용하여 형성될 수 있다. 특정 실시예에서, 각각의 이온 주입은 대략 1.0 x 1013 atoms/cm2의 도스(dose)를 이용하여 수행되며, 두 개의 이온 주입은 대략 25 KeV와 대략 50 KeV의 에너지를 가진다. 또 다른 실시예에서, 더 많거나 더 적은 이온 주입이 우물 영역 형성단계에서 수행될 수 있다. 서로 다른 도스가 서로 다른 에너지에서 이용될 수 있고, 더 높거나 가벼운 도스, 더 높거나 낮은 에너지, 또는 이들의 임의의 조합이 특정 이용에 대한 필요를 충족시키기 위해 이용될 수 있다.
대안적 실시예(도시되지 않음)에서, 저농도 도핑된 영역(1106 및 1126)이 트랜지스터의 단위 셀을 가로질러 뻗어 있을 때, 우물 영역(1604 및 1624)을 형성하는 이온 주입의 도스가 드레인 영역(1102 및 1122)을 보상하기 위해 증가된다. 또 다른 실시예에서, 전도층(1602)은 증착되지 않으며, 우물 영역(1604 및 1624)을 형성하는 주입공정은 하드마스크(hardmask) 가장자리를 대신하여 측벽 스페이서를 이용한다. 추가적인 특정 실시예에서, 이들 두 실시예가 조합될 수 있다.
도 17에 도시된 바와 같이, 추가적인 전도성 물질이 전도층(1602) 위에 증착되며, 식각되어 게이트 전극(1702 및 1722)을 형성한다. 추가적인 전도성 물질은 전도층(1602)과 관련하여 전술된 임의의 물질을 포함할 수 있다. 전도층(1602)과 유사하게, 추가적인 전도성 물질은 증착된 때 전도성을 띄거나, 높은 저항성의 층(가령, 도핑되지 않은 폴리실리콘)으로서 증착되고 뒤이어 전도성을 띄게 할 수도 있다. 전도층(1602)과 추가적인 전도성 물질은 동일한 조성 또는 서로 다른 조성을 가질 수 있다. 전도층(1602)과 추가적인 전도성 물질을 포함하는 복합 전도층의 두께는 대략 0.15 마이크론에서 대략 0.5 마이크론의 범위를 가진다. 전도층(1602)이 작업부재에 존재하지 않을 경우, 게이트 전극(1702 및 1722)의 폭(게이트 전극의 기저면을 따라 측정됨)은 단일 전도층의 두께에 의해 정의된다. 특정 실시예에서, 추가적인 전도성 물질은 폴리실리콘을 포함할 수 있고, 증착 동안 n-형 도펀트로 도핑될 수 있으며, 또는 이온 주입 또는 또 다른 도핑 기법을 이용하여 뒤이어 도핑될 수 있다. 복합 전도층은 이방성으로 식각되어 게이트 전극(1702 및 1722)을 형성할 수 있다. 도시된 실시예에서, 게이트 전극(1702 및 1722)은 마스크를 이용하지 않고 형성되며, 측벽 스페이서의 형태를 가진다. 절연층(도시되지 않음)은 게이트 전극(1702 및 1722)으로부터 열적으로 성장할 수 있고, 또는 작업부재 위에 증착될 수 있다. 절연층의 두께는 대략 10 nm에서 대략 30 nm 범위일 수 있다.
이온 주입을 통해 소스 영역(1704 및 1724)이 형성될 수 있다. 소스 영역(1704 및 1724)은 고농도로 도핑되며, 우물 영역(1604 및 1624)과 반대되는 전도 유형을, 그리고 드레인 영역(1102 및 1122) 및 매몰 전도 영역(102)과 동일한 전도 유형을 가진다. 소스 영역(1704)과 드레인(1102) 사이와 게이트 전극(1702) 아래에 위치하는 우물 영역(1604) 부분 하이사이드 전력 트랜지스터에 대한 채널 영역이며, 소스 영역(1724)과 드레인(1122) 사이와 게이트 전극(1722) 아래에 놓인 우물 영역(1624)은 로우사이드 전력 트랜지스터에 대한 채널 영역이다.
도 18에 도시된 바와 같이, 우물 접촉 영역(1804 및 1824)이 우물 영역(1604 및 1624) 내에 각각 형성된다. 절연 스페이서(1802)가 게이트 전극(1702 및 1722)를 따라 형성되며, 상기 게이트 전극(1702 및 1722)에 인접한 소스 영역(1704 및 1724)의 일부분을 덮으며, 이때, 소스 영역(1704 및 1724)의 노출되는 부분(도 18에 도시되지 않음)이 전도성 플러그(1002)에 가깝게 놓인다. 절연 스페이서(1802)는 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있고, 자신의 기저면에서 대략 50 nm에서 대략 500 nm 범위의 폭을 가진다.
소스 영역(1704 및 1724)의 노출 부분이 식각되어 밑에 놓인 우물 영역(1604 및 1624) 각각이 노출된다. 소스 영역(1704 및 1724)이 식각될 때, 전도성 플러그의 조성에 따라 전도성 플러그(1002) 부분이 식각되거나 식각되지 않을 수 있다. 전도성 플러그(1002)와 반도체층(304)(상기 반도체층(304)에서의 우물 영역(1604 및 1624)과 소스 영역(1704 및 1724)이 형성됨)층이 대부분 규소인 경우, 소스 영역(1704 및 1724)을 통해 식각될 때, 전도성 플러그(1002)의 일부 또는 전부가 식각될 수 있다. 전도성 플러그(1002)와 소스 영역(1704 및 1724)이 서로 유사하지 않은 물질을 포함하는 경우, 소스 영역(1704 및 1724)을 통해 식각될 때, 전도성 플러그(1002)는 실질적으로 전혀, 또는 거의 식각되지 않을 수 있다.
우물 접촉 영역(1804 및 1824)이 우물 영역(1604 및 1624)의 노출 부분에서 각각 형성된다. 우물 접촉 영역(1804 및 1824)이 우물 영역(1604 및 1624)과 동일한 전도 유형을, 그리고 소스 영역(1704 및 1724)과 비교하여 반대되는 전도 유형을 가진다. 특정 실시예에서, 우물 접촉 영역(1804 및 1824)은 대략 1019 atoms/cm3 이상의 도펀트 농도를 가져서 뒤이어 형성되는 옴 접촉(ohmic contact)을 가능하게 한다.
또 다른 실시예(도시되지 않음)에서, 우물 영역(1604 및 1624)과 동일한 전도 유형 및 소스 영역(1704 및 1724)과 반대되는 전도 유형을 가지는 추가적인 주입 공정(도시되지 않음)이, 소스 영역(1704 및 1724) 아래에 우물 접촉 영역을 형성하기 위해 이용될 수 있다. 추가적인 주입 공정은 소스 영역(1704 및 1724) 형성 이전 또는 이후에, 그리고 절연 스페이서(1802) 형성 이전에 수행될 수 있다. 이러한 실시예에서, 우물 접촉 영역은 실질적으로 모든 소스 영역(1704 및 1724)의 아래에 놓인다. 소스 영역(1704 및 1724)과 우물 접촉 영역이 형성된 이후, 절연 스페이서(1802)가 생성되어 소스 영역(1704 및 1724)의 일부분만 덮도록 한다. 전술된 식각 공정은 소스 영역(1704 및 1724)의 일부분을 제거하고 밑에 놓인 우물 접촉 영역의 일부분을 노출시키기 위해 수행된다.
도 19를 참조하면, 절연 스페이서(1802)의 일부분이 식각되어 소스 영역(1704 및 1724)의 일부분이 노출된다. 그 이후 전도성 스트랩(conductive strap)(1902)이 형성되어 소스 영역(1704), 우물 접촉 영역(1804), 및 대응하는 전도성 플러그(1002)를 다함께 전기적으로 연결하며, 그 밖의 다른 전도성 스트랩(1902)이 형성되어 소스 영역(1724) 및 우물 접촉 영역(1824)을 함께 전기적으로 연결한다. 특정 실시예에서, Ti, Ta, W, Co, Pt와 같은 내화성 금속이 작업부재 위에 증착될 수 있고, 노출된 규소(가령, 사실상 단결정 또는 다결정 규소)와 선택적으로 반응하여 금속 규화물을 형성한다. 내화성 금속의 미반응 부분은 절연층(1402) 위에 놓이고 절연 스페이서(1802)가 제거됨으로써, 전도성 스트랩(1402)이 남겨진다. 도시되어 있지는 않지만, 게이트 전극(1702 및 1722)의 최상부 부분이 노출될 수 있고, 내화성 금속과 반응할 수 있다. 그러나, 그러한 장소에서의 금속 규화물은 전도성 스트랩(1902)과 이격되어 있을 수 있고, 따라서, 게이트 전극(1702 및 1722), 소스 영역(1704 및 1724) 중 임의의 것, 및 우물 접촉 영역(1804 및 1824) 사이에 전기적 단락(short)이 형성되지 않는다. 공정의 이와 같은 지점에서, 하이사이드 및 로우사이드 전력 트랜지스터가 형성된다.
도 20은 실질적으로 완성된 전자 장치를 도시한다. ILD층(interlevel dielectric layer)(2002)이 형성되며, 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. ILD층(2002)은 실질적으로 일정하거나 변화하는 조성(가령, 반도체층(304)에서 한층 더 나아간 높은 인 함유량)을 갖는 단일 필름, 또는 복수의 개별적 필름을 포함할 수 있다. 식각-저지 필름(etch-stop film), 반사방지 필름, 또는 이들의 조합이 ILD층(2002) 내 또는 위에 사용되어 처리를 도울 수 있다. ILD층(2002)은 평탄화되어, 뒤이은 처리 동작(가령, 리소그래피(lithography), 뒤이은 연마 공정 등) 동안 공정 여유도(process margin)를 개선할 수 있다.
레지스트 층(도시되지 않음)이 ILD층(2002) 위에 형성되며, 패턴형성되어 레지스트 층 개구부를 형성한다. 도 20에 도시된 바와 같이, 이방성 식각공정이 수행되어, ILD층(2002)을 관통하도록 뻗어 있어서 드레인 영역(1102)과 전도성 스트랩(1902)의 일부분을 노출시키는 접촉 개구부를 형성한다. 1019 atoms/cm3 식각공정은, 타이밍이 정해진 식각공정(timed etch)으로서 수행될 수 있고, 또는 타이밍이 정해진 과도시각을 이용하는 종료점 검출 식각공정으로 수행될 수도 있다. 종료점은 드레인 영역(1102) 또는 전도성 스트랩(1902)이 노출될 때 검출될 수 있다.
전도성 플러그(2004 및 2024)가 ILD층(2002) 내의 접촉 개구부 내에 형성된다. 전도성 플러그(2004)는 하이사이드 전력 트랜지스터의 드레인 영역(1102)에 전기적으로 연결되며, 전도성 플러그(2024)는 로우사이드 전력 트랜지스터의 소스 영역(1724)과 우물 접촉 영역(1824)(전도성 스트랩(1902)을 거쳐)에 전기적으로 연결된다. 인터커넥트(interconnect)(2006)가 ILD층(2002) 위에 놓이고 하이사이드 전력 트랜지스터의 드레인 영역들(1102)을 다함께 전기적으로 상호 연결하며, 인터커넥트(2026)는 ILD층(2002) 위에 놓이고 로우사이드 전력 트랜지스터의 소스 영역들(1724)을 다함께 전기적으로 상호 연결한다. 따라서, 인터커넥트(2006)는 전자 장치의 드레인 단자에 연결될 수 있고, 인터커넥트(2026)은 전자 장치의 소스 단자에 연결될 수 있다. 도시되어 있지는 않지만, 하이사이드 전력 트랜지스터의 게이트 전극(1702) 상호간을 전기적으로 연결하기 위해 그 밖의 다른 전도성 멤버들이 사용되며, 또한, 로우사이드 전력 트랜지스터의 게이트 전극(1722) 상호간을 전기적으로 연결하기 위해 그 밖의 다른 전도성 멤버들이 사용된다. 더욱이, 전도층(1302)을 하이사이드 전력 트랜지스터의 소스 영역(1704)에 전기적으로 연결하기 위해 그 밖의 다른 전도성 멤버들이 사용될 수 있고, 또한, 전도층(1302)을 로우사이드 전력 트랜지스터의 소스 영역(1724)에 전기적으로 연결하기 위해 그 밖의 다른 전도성 멤버들이 사용될 수 있다. 제어 로직이 게이트 전극(1702 및 1722)에 연결되어, 직렬로 연결된 하이사이드 및 로우사이드 전력 트랜지스터의 동작을 제어할 수 있다. 매몰 전도 영역(102)이 전자 장치의 출력 단자에 연결될 수 있다.
도시되어 있지는 않지만, 전자 장치를 형성하는데 필요하거나 바람직한 추가적이거나 더 적은 층 또는 특징부가 이용될 수 있다. 전계 고립 영역(Field isolation region)은 비록 도시되어 있지 않으나, 하이사이드 전력 트랜지스터 부분을 로우사이드 전력 트랜지스터로부터 전기적으로 고립시키는 것을 돕기 위해 이용될 수 있다. 또 다른 실시예에서, 더 많은 절연 레벨과 인터커넥트 레벨이 이용될 수 있다. 예를 들어, 특정 인터커넥트 레벨이 전도층(1302)을 위해 이용될 수 있고, 서로 다른 인터커넥트 레벨이 게이트 전극(1702 및 1722)을 위해 이용될 수 있다. 도 20에 도시된 바와 같이 작업부재 위에 부동화층(passivation layer)이 형성될 수 있다. 본 명세서를 읽은 후라면, 해당업계 종사자가 그들의 특정 이용을 위한 층 및 특징부를 결정할 수 있을 것이다.
도 20에 도시된 바와 같이, 전자 장치는 전력 트랜지스터와 실질적으로 동일한 그 밖의 다른 많은 전력 트랜지스터를 포함할 수 있다. 하이사이드 전력 트랜지스터가 서로 병렬로 연결될 수 있으며, 로우사이드 전력 트랜지스터도 서로 병렬로 연결될 수 있다. 이러한 구성은 전자 장치의 충분히 효과적인 채널폭을 제공하여, 전자 장치의 정상 동작 동안 이용되는 비교적 높은 전류 흐름을 지원할 수 있다. 특정 실시예에서, 각각의 전력 트랜지스터는 대략 30V의 최대 소스-드레인 전압차, 및 대략 20V의 최대 소스-게이트 전압차를 갖도록 설계될 수 있다. 정상 동작 동안, 소스-드레인 전압차는 대략 20V 이하이며, 소스-게이트 전압차는 대략 9V 이하이다. 전도층(1302)은, 동작하는 동안 하이사이드 또는 로우사이드 트랜지스터 중 하나의 소스 단자에 대해 실질적으로 일정한 전압으로 유지되어 드레인-게이트 커패시턴스를 줄일 수 있다. 특정 실시예에서, 전도층(1302)은 대응하는 소스 단자에 대하여 실질적으로 0V로 있을 수 있고, 이러한 경우, 전도층(1302)은 가상 접지평면으로서 행동할 수 있다. 대응하는 트랜지스터의 소스 단자가 회로의 스위칭 노드에 연결된 경우, 이러한 가상 접지 평면은 응용 회로의 실제 접지와는 다른 전위로 있을 수 있다. 또 다른 실시예에서, 하이사이드 전력 트랜지스터에 인접한 전도층(1302) 부분은 소스 영역(1704)에 연결될 수 있고, 로우사이드 전력 트랜지스터에 인접한 전도층(1302)의 또 다른 부분은 소스 영역(1724)에 연결될 수 있다.
본원에서 설명된 개념에 따라, 하이사이드 및 로우사이드 전력 트랜지스터가 동일한 다이(die)의 서로 다른 부분에 위치되도록, 집적 회로가 형성될 수 있다. 매몰 전도 영역은 하이사이드 전력 트랜지스터의 소스를 로우사이드 전력 트랜지스터의 드레인에 전기적으로 연결할 수 있다. 하이사이드 전력 트랜지스터의 다이와 로우사이드 전력 트랜지스터의 또 다른 다이 사이의 와이어 결합이 더 이상 필요하지 않기 때문에, 기생 저항 및 인덕턴스가 낮아질 수 있다.
하이사이드와 로우사이드 전력 트랜지스터 사이의 기생 인덕턴스를 감소시키는 한 가지 특별한 이유는, 하이사이드와 로우사이드 전력 트랜지스터 사이를 스위칭할 때, 출력 노드 또는 스위칭 신호(ringing)의 감소에 있다. 이러한 과도기간 동안, 하이사이드와 로우사이드 전력 트랜지스터 사이의 기생 인덕턴스는 로우사이드 트랜지스터의 출력 커패시턴스와 반응하여 공진 회로를 형성한다. 이러한 공진 회로는 회로의 출력 노드상에 바람직하지 않은 고주파수 전압 스윙을 발생시킬 수 있다. 이러한 전압 스윙은 장치에 바람직하지 않은 전압 스트레스를 발생시키고, 회로 소자 제어를 복잡하게 하며, 전압 조정기의 전체적인 전력 변환 효율성을 감소시킬 수 있다. 본원에 기술된 실시예는 하이사이드와 로우사이드 전력 트랜지스터 사이의 기생 인덕턴스의 감소를 가능하게 하여, 출력 노드 신호(ringing)를 최소화할 수 있다. 더욱이, 하이사이드와 로우사이드 전력 트랜지스터 사이의 나머지 기생성은 매몰 전도층의 저항에 의해 지배되어, 출력 노드에서의 신호(ringing)를 좀 더 효과적으로 제어할 수 있도록 한다.
두 트랜지스터 유형 사이의 기생 저항은 작은 하이사이드 전력 트랜지스터와 작은 로우사이드 전력 트랜지스터가 쌍으로 결합함으로써 좀 더 감소될 수 있고, 그 후 이러한 다수 쌍의 트랜지스터들이 서로 병렬로 연결되어 더 큰 효과적인 장치가 형성될 수 있다. 이들 쌍의 하이사이드 및 로우사이드 전력 트랜지스터 사이의 평균 측면 거리가 매몰 전도층의 두께보다 작은 경우, 하이사이드 트랜지스터로부터의 전류가 매몰 전도층의 전체 두께를 통과해 로우사이드 트랜지스터에 도달할 필요가 없어지며, 따라서 총 기생 저항이 감소한다.
필요하거나 바람직한 경우 그 밖의 다른 실시예가 이용될 수 있다. 특정 실시예에서, 전도 구조(824)와 유사한 전도 구조를 형성하기 전에, 깊은 트렌치 내에 수직 고립 영역(424)과 유사한 수직 고립 영역으로서 라이너층(liner layer)이 형성될 수 있다. 더욱이, 로우사이드 전력 트랜지스터를 위한 전도 구조와 분리된 전도 구조가 하이사이드 전력 트랜지스터를 위해 형성될 수 있다. 도 3에 도시된 바와 같이 이러한 공정의 시작 지점은, 반도체층(304), 패드층(306), 저지층(308) 형성공정 이후이다. 작업부재 위에 마스크(도시되지 않음)가 형성되며, 도 21에 도시된 바와 같이, 하이사이드 전력 트랜지스터를 위한 트렌치(2102)가 형성되며 층(304, 306, 및 308)을 완전히 관통해 뻗어 있다. 또 다른 실시예(도시되지 않음)에서, 트렌치(2102)는 반도체층(304)을 완전히는 아니지만, 대부분 통과해 뻗어 있다. 트렌치(2102)가 형성될 때, 로우사이드 전력 트랜지스터가 마스크에 의해 덮인다. 트렌치(2102) 내부에 저지층(308)을 포함한 작업부재의 노출 표면을 따라 반도체층(2104)이 형성된다. 반도체층(2104)은 대략 20에서 90 nm 범위의 두께를 가진다. 반도체층(2104)은 형성된 때 p-형 도핑될 수 있고, 또는 매몰 도핑 영역(206)보다 약 10배 이하의 도핑 농도로 뒤이어 도핑될 수도 있다. 이러한 실시예에서, 반도체층(2104)은 로우사이드 전력 트랜지스터 위치 위에도 형성될 수 있다.
도 22에 도시된 바와 같이, 반도체층(2104)은 이방성으로 식각되어 수직 고립 영역(2204)을 형성한다. 반도체층(2104)은 증착된 때 비정질 또는 다결정일 수 있다. 이러한 실시예에서, 측벽 스페이서 형태인 수직 고립 영역(2204)은, 수직 고립 영역(724)과 관련해 앞서 설명된 바와 실질적으로 동일한 기능을 수행한다. 반도체층(2104)이 과도식각되어, 수직 고립 영역(2204)의 상부가 패드층(306)의 하부에 또는 패드층(306) 아래에 놓일 수 있다. 식각공정은 로우사이드 전력 트랜지스터가 형성될 위치에서 반도체층(2104)을 제거한다. 또 다른 실시예(도시되지 않음)에서, 수직 고립 영역(2204)을 형성하기 위하여 선택적 성장 또는 그 밖의 다른 선택적 형성 공정이 이용될 수 있다. 선택적 공정은 노출된 반도체 표면을 따라 반도체층을 형성하며, 이러한 특정 실시예에서, 트렌치(2102)의 측벽과 하부를 따라 반도체층을 형성할 수 있다. 특정 실시예에서, 이러한 반도체층은 실질적으로 단결정일 수 있다. 이방성 식각은 트렌치(2102)의 하부를 따라 선택적으로 형성된 반도체층 부분을 제거하는데 이용될 수 있다. 저지층(308)은 선택적으로 형성된 반도체층이, 하이사이드 및 로우사이드 전력 트랜지스터에 대하여 반도체층(304)이 과도하게 형성되는 것을 실질적으로 방지한다.
절연 측벽 스페이서(2206)가 트렌치(2102) 내의 노출 영역을 따라 형성될 수 있다. 절연 측벽 스페이서(2206)는 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 절연 측벽 스페이서(2206)가 형성되는 층이 열적으로 성장하거나 증착될 수 있으며, 이방성으로 식각되어 트렌치(2102)의 하부로부터 상기 층을 제거할 수 있다. 필요하거나 바람직한 경우, 트렌치(2102)를 매몰 전도 영역(102)에 가까이, 또는 상기 매몰 전도 영역(102) 내부까지로 뻗도록 하기 위한 식각공정이 수행될 수 있다. 또 다른 실시예에서, 절연 측벽 스페이서(2206)가 생략된다.
도 23에 도시된 바와 같이, 트렌치(2102) 내에 전도 구조(2324)가 형성된다. 전도 구조(2324)는, 전도 구조(824)에 대하여 앞서 설명된 바와 같이 임의의 물질 및 기법을 이용하여 형성될 수 있다.
도 24에서, 하이사이드 전력 트랜지스터에 대하여 전도 구조(2324) 위에 희생 보호층(sacrificial protective layer)(2402)이 생성되어 전도 구조(2324)를 보호할 수 있고, 로우사이드 전력 트랜지스터에 대하여 대응하는 전도 구조의 형성에 의한 역효과로부터 트렌치(2102) 내의 그 밖의 다른 특징부를 보호할 수 있다. 희생 보호층(2402)은, 전도 구조(2324), 절연 스페이서(2206), 수직 고립 영역(2204), 및 반도체층(304)과 비교하여 서로 다른 조성을 가질 수 있다. 전도 구조(2324), 절연 스페이서(2206), 수직 고립 영역(2204), 및 반도체층(304) 각각이 산화물, 질화물을 포함하거나, 대부분 실리콘(가령, 규소 산화물 또는 질화물이 아님)인 경우, 희생 보호층(2402)은 질화물 또는 산질화물을 포함할 수 있다. 특정 실시예에서, 보호층(2402)과 저지층(308)은 실질적으로 동일한 조성을 가진다. 희생 보호층(2402)은 대략 5 nm에서 대략 30 nm 범위의 두께를 가질 수 있다.
도 24에 도시된 바와 같이, 희생 보호층(2402)이 형성된 이후, 트렌치(2422)와 절연 스페이서(2426)가 로우사이드 전력 트랜지스터에 대하여 형성될 수 있다. 트렌치(2422)는 트렌치(2102)와 관련해 설명된 바와 같이 임의의 기법을 이용하여 형성될 수 있다. 트렌치(2422 및 2102)는 동일한 기법 또는 서로 다른 기법을 이용하여 형성될 수 있다. 절연 스페이서(2426)는 절연 스페이서(2206)와 관련해 설명된 바와 같이, 임의의 물질, 두께, 및 기법을 이용하여 형성될 수 있다. 절연 스페이서(2426 및 2206)는 동일한 조성 또는 서로 다른 조성, 실질적으로 동일한 두께(폭을 근거로) 또는 서로 다른 두께, 그리고, 동일한 형성 기법 또는 서로 다른 형성 기법을 이용하여 형성될 수 있다.
도 25에 도시된 바와 같이, 트렌치(2422) 내에 전도 구조(2524)가 형성된다. 전도 구조(2524)는 전도 구조(824)에 대하여 앞서 설명된 바와 같이 임의의 물질 및 기법을 이용하여 형성될 수 있다. 전도 구조(2324 및 2524)는 동일한 조성 또는 서로 다른 조성, 트렌치(2102 및 2422) 내의 실질적으로 동일한 오목한 정도 또는 서로 다른 오목한 정도, 그리고, 동일한 형성 기법 또는 서로 다른 형성 기법을 이용하여 형성될 수 있다. 희생 보호층(2402)은 제거될 수 있고, 전도성 플러그(1002)의 형성, 및 저지층(308)과 패드층(306)의 제거와 관련해 앞서 설명된 바(도 10 참조)와 같이 처리가 계속될 수 있다.
또 다른 실시예에서, 도 21 내지 25와 관련해 설명된 바와 같은 특징부의 형성 순서가 역으로 될 수도 있다. 로우사이드 전력 트랜지스터가 형성되는 위치에서의 처리가, 하이사이드 트랜지스터가 형성되는 위치에서의 처리 전에 수행될 수 있다. 이러한 특정 실시예에서, 희생 보호층(2402)은, 하이사이드 전력 트랜지스터와 반대로, 로우사이드 전력 트랜지스터가 생성되는 위치 위에 형성된다.
또 다른 실시예에서, 하나 이상의 트랜지스터가 전계 효과 트랜지스터를 대신하여 사용될 수 있다. 이러한 실시예에서, 전류 운반 전극(current carrying electrodes)은 소스(source)와 드레인(drain) 대신에 이미터(emitter)와 콜렉터(collector)를 포함할 수 있고, 제어 전극은 게이트 전극 대신에 베이스(bace)를 포함할 수 있다. 하이사이드 바이폴라 트랜지스터의 이미터는 로우사이드 바이폴라 트랜지스터의 콜렉터에 전기적으로 연결될 수 있다. 매몰 콜렉터가 사용되는 경우, 매몰 콜렉터는 패턴형성되어, 적절한 고립 연결부가 매몰 전도 영역(102)으로 제작될 수 있도록 한다.
본원에 기술된 실시예는 대략 1019 atoms/cm3 미만의 최고 도펀트 농도를 가지는 영역을 포함할 수 있다. 금속 함유 물질을 이용한 옴 접촉이 필요하거나 바람직한 경우, 이러한 도핑 영역 부분은 대략 1019 atoms/cm3 이상의 최고 도펀트 농도를 가지도록 국지적으로 도핑될 수 있다. 제한이 없는 예시에서, 매몰 도핑 영역(206)은 대략 1019 atoms/cm3 미만의 최고 도펀트 농도를 가질 수 있다. 전도 구조(824)가 W 또는 WSi를 포함하는 경우, 트렌치(624)의 하부를 따르는 부분과 같은 전도 구조(824)에 가까운 매몰 도핑 영역(206) 부분으로, 국지적으로 최고 도펀트 농도가 대략 1019 atoms/cm3 이상이 되도록 증가하도록 주입이 이뤄져서, 매몰 도핑 영역(206)과 전도 구조(824) 사이에 옴 접촉의 형성을 도울 수 있다.
여러 다양한 형태와 실시예가 가능하다. 이러한 형태와 실시예 중 일부가 후술된다. 본 명세서를 읽은 후에, 해당업계 종사자라면 이러한 형태와 실시예가 단지 예시적일 뿐 본 발명의 범위를 제한하려는 의도가 아님을 이해할 것이다.
본 발명의 제 1 형태에서, 전자 장치는 매몰 전도 영역과 매몰 전도 영역 위에 놓인 반도체층을 포함하는 집적 회로를 포함할 수 있으며, 이때, 상기 반도체층은 주 표면 및 그 반대쪽 표면(opposing surface)을 가지며, 상기 매몰 전도 영역은 주 표면보다 반대쪽 표면에 가깝게 놓인다. 또한, 전자 장치는 반도체층 내에 제 1 도핑 영역을 포함할 수 있고, 이때, 제 1 도핑 영역은 반대쪽 표면보다 주 표면에 가깝게 놓이며, 제 1 트랜지스터의 제 1 전류 운반 전극은 제 1 도핑 영역을 포함하고, 이때, 제 1 전류 운반 전극은 소스 또는 이미터이며, 매몰 전도 영역에 전기적으로 연결된다. 전자 장치는 반도체층 내에 제 2 도핑 영역을 더 포함할 수 있고, 이때, 제 2 도핑 영역은 반대쪽 표면보다 주 표면에 가깝게 놓이며, 제 2 트랜지스터의 제 2 전류 운반 전극은 제 2 도핑 영역을 포함하고, 이때, 제 2 전류 운반 전극은 드레인 또는 콜렉터이며, 매몰 전도 영역에 전기적으로 연결된다.
상기 제 1형태의 일 실시예에서, 제 1 및 제 2 트랜지스터는 모두 n-채널 트랜지스터이거나 모두 p-채널 트랜지스터이며, 제 1 전류 운반 전극은 제 1 트랜지스터의 소스이고, 제 2 전류 운반 전극은 제 2 트랜지스터의 드레인이다. 또 다른 실시예에서, 전자 장치는, 반도체층을 통과해 뻗어 있으며 매몰 전도 영역과 제 1 도핑 영역, 또는 제 2 도핑영역에 전기적으로 연결되는 제 1 수직 전도 구조를 더 포함한다. 특정 실시예에서, 전자 장치는 반도체층을 통과해 뻗어 있으며 매몰 전도 영역과 제 2 도핑영역에 전기적으로 연결되는 제 2수직 전도 구조를 더 포함한다. 제 1 수직 컨덕터는 매몰 전도 영역과 제 1 도핑 영역에 전기적으로 연결되며, 제 1 도핑 영역은 제 2 도핑영역과 이격되어 있으며, 제 1 수직 전도 구조는 제 2 수직 전도 구조와 이격되어 있다. 또 다른 특정 실시예에서, 제 1 수직 전도 구조는 매몰 전도 영역과 동일한 전도 유형을 가지는 제 1 도핑 반도체 영역(doped semiconductor region)을 포함한다.
상기 제 1 형태의 추가적인 특정 실시예에서, 전자 장치는 매몰 전도 영역과 반대되는 전도 유형을 가지는 제 2 도핑 반도체 영역을 추가로 포함하며, 이때, 제 2 도핑 반도체 영역은 반도체층을 통과해 뻗어 있다. 특정 실시예에서, 반도체층은 실질적으로 단결정이며, 제 2 도핑 반도체층은 다결정이다. 특정 실시예에서, 전자 장치는, 반도체층을 통과해 뻗어 있으며 매몰 전도 영역과 제 2 도핑 영역에 전기적으로 연결되는 제 2 수직 전도 구조를 더 포함한다. 추가적인 특정 실시예에서, 전자 장치는, 제 2 수직 전도 영역과 반도체층 사이에 놓이는 제 1 절연 라이너(insulating liner), 또는 제 1 수직 전도 영역과 반도체층 사이에 놓이는 제 2 절연 라이너, 또는 제 1 및 제 2 절연 라이너를 더 포함한다.
상기 제 1 형태의 또 다른 특정 실시예에서, 제 2 도핑 반도체 영역은 대략 1x1019 atoms/cm3 이상의 도펀트 농도를 가지며, 반도체층은 대략 1x1017 atoms/cm3 이하의 바탕 도펀트농도(background dopant concentration) 를 가진다. 추가적 실시예에서, 제 1 트랜지스터와 제 2 트랜지스터 각각은 전력 트랜지스터이다.
본 발명의 제 2 형태에서, 접적 회로를 포함하는 전자 장치를 형성하는 공정은 매몰 전도 영역 위의 제 1 반도체층을 포함하는 기판을 제공하는 단계를 포함하며, 이때, 상기 제 1 반도체층은 주 표면 및 그 반대쪽 표면을 포함하며, 상기 매몰 전도 영역은 주 표면보다 반대쪽 표면에 더 가깝게 놓인다. 또한 이러한 공정은 반도체층 내에서 제 1 반도체층의 주 표면을 따라 제 1 도핑 영역을 형성하는 단계를 포함하며, 이때, 상기 제 1 도핑 영역은 제 1 트랜지스터의 제 1 전류 운반 전극의 부분이며, 상기 제 1 전류 운반 전극은 소스 또는 이미터이다. 상기 공정은 제 1 반도체층을 통과해 뻗어 있는 제 1 수직 전도 구조를 형성하는 단계를 더 포함하며, 이때, 완성된 장치에서, 매몰 전도 영역, 제 1 수직 전도 구조, 및 제 1 도핑 영역은 서로 전기적으로 연결된다. 또한 상기 공정은 제 1 반도체층 내에, 제 1 반도체층의 주 표면을 따라 제 2 도핑 영역을 형성하는 단계를 포함하며, 이때, 상기 제 2 도핑 영역은 제 2 트랜지스터의 제 2 전류 운반 전극의 부분이며, 상기 제 2 전류 운반 전극은 드레인 또는 콜렉터이다. 상기 공정은 제 1 반도체층을 통과해 뻗어 있는 제 2 수직 전도 구조를 형성하는 단계를 더 포함하며, 이때, 완성된 장치에서, 매몰 전도 영역, 제 2 수직 전도 구조, 및 제 2 도핑 영역은 서로 전기적으로 연결된다.
상기 제 2 형태의 일 실시예에서, 상기 공정은 제 1 수직 전도 구조를 형성하기 전에, 제 1 반도체층을 통과해 뻗어 있는 제 1 트렌치를 형성하는 단계와, 제 2 수직 전도 구조를 형성하기 전에, 제 1 반도체층을 통과해 뻗어 있는 제 2 트렌치를 형성하는 단계를 더 포함한다. 특정 실시예에서, 제 1 반도체층을 형성하는 단계는 실질적으로 단결정인 반도체층을 에피택셜 성장시키는 단계를 포함하고, 제 1 수직 전도 영역을 형성하는 단계는 다결정 물질을 증착시키는 단계를 포함하며, 제 2 수직 전도 영역을 형성하는 단계는 다결정 물질을 증착시키는 단계를 포함한다. 또 다른 특정 실시예에서, 상기 공정은 제 2 트렌치 내에 제 1 절연 라이너를 형성하는 단계를 더 포함한다. 특정 실시예에서, 상기 공정은 제 1 트렌치 내에 제 2 절연 라이너를 형성하는 단계를 더 포함한다.
상기 제 2 형태의 추가적인 특정 실시예에서, 상기 공정은 제 1 트렌치의 측벽을 따라 제 1 도핑 반도체 영역을 형성하는 단계를 더 포함한다. 제 1 도핑 반도체 영역은 매몰 전도 영역과 비교하여 반대되는 전도 유형을 가지며, 제 1 반도체층보다 높은 도펀트 농도를 가진다. 제 1 절연 라이너는 제 1 도핑 반도체 영역과 제 1 수직 전도 영역 사이에 위치된다. 특정 실시예에서, 제 1 도핑 반도체 영역을 형성하는 단계는, 제 1 트렌치의 노출 표면을 따라 제 2 반도체층을 증착시키는 단계와, 제 2 반도체층을 이방성으로 식각하여 트렌치의 하부를 따라 놓인 제 2 반도체층 부분을 제거하는 단계와, 매몰 전도 영역의 부분을 노출시키는 단계를 포함한다.
상기 제 2 형태의 또 다른 특정 실시예에서, 상기 공정은 제 1 반도체층으로 도펀트를 주입하여 제 1 반도체층 내에, 주입된 도핑 반도체 영역을 형성하는 단계를 더 포함한다. 도펀트는 매몰 영역과 비교하여 반대되는 전도 유형을 가지며, 제 1 트렌치를 형성하는 단계는 주입된 도핑 영역을 형성하는 단계 이후에 수행되고, 제 1 수직 전도 영역을 형성하는 단계는 제 1 수직 전도 영역이 제 1 트렌치 내에 형성되도록 수행된다.
추가적인 특정 실시예에서, 상기 공정은 도핑 반도체 영역을 형성하는 단계를 더 포함하며, 이때, 상기 도핑 반도체 영역은 매몰 전도 영역과 비교하여 반대되는 전도 유형 및 제 1 반도체층보다 높은 도펀트 농도를 가지며, 완성된 장치에서, 상기 도핑 반도체 영역은 제 1 반도체층의 주 표면보다 제 1 반도체층의 반대쪽 표면 및 매몰 전도 영역에 가깝게 놓인다. 특정 실시예에서, 매몰 전도 영역, 제 1 및 제 2 도핑 영역, 및 도핑 반도체 영역 각각은 대략 1x1019 atoms/cm3 이상의 도펀트 농도를 가지며, 제 1 반도체층은 대략 1x1017 atoms/cm3 이하의 바탕 도펀트 농도를 가진다. 또 다른 실시예에서, 상기 공정은 주 표면과 제 2 도핑 영역에 인접하게 놓인 수평 배향적인 도핑 영역을 형성하는 단계를 더 포함하며, 이때, 상기 수평 배향적 도핑 영역은 제 2 트랜지스터에 대한 표류 영역(drift region)이다.
일반적 설명에서 상술된 모든 활동 또는 예시가 필요한 것은 아니며, 특정 활동 부분도 필요하지 않을 수 있고, 위의 설명에 더하여 하나 이상의 추가적 활동이 수행될 수도 있다. 이에 더하여, 기재된 활동 순서가 그 활동이 수행되는데 반드시 필요한 순서인 것은 아니다.
또한, 개별적인 실시예의 맥락에서 설명된 특정 특징부는, 명확성을 위해, 단일의 실시예에서 조합되어 제공될 수 있다. 반대로, 단일의 실시예의 맥락에서 설명된 다양한 특징부들은, 간결성을 위해, 개별적으로 또는 임의의 서브조합되어 제공될 수 있다. 더욱이, 범위 내에서 정해진 값에 대한 언급은 그 범위 내에서 각각 또는 모든 값을 포함한다.
이익, 그 밖의 이점, 및 문제에 대한 해결책이 특정 실시예와 관련하여 전술되었다. 그러나, 현저히 발생하는 어떠한 이익, 이점, 또는 해결책을 발생기키는 이익, 이점, 문제에 대한 해결책, 및 임의의 특징들이, 임의의 또는 모든 청구항에 대하여 결정적이고, 필요하고, 또는 필수적인 특징으로 해석되지는 않는다.
전술된 실시예들의 설명과 예시는 다양한 실시예의 구조에 대하여 일반적인 이해를 제공하도록 의도된다. 설명과 예시는 본원에 설명된 구조나 방법을 사용하는 장치 및 시스템의 모든 요소와 특징들을 총 망라한다거나 포괄적인 설명으로서 의도된 것은 아니다. 또한, 단일 실시예에서 개별적인 실시예가 조합되어 제공될 수 있으며, 역으로, 단일 실시예의 맥락으로 설명된 다양한 특징들이, 간결성을 위하여, 개벽적으로 또는 임의의 서브 조합으로 제공될 수 있다. 더욱이, 범위 내에서 정해진 값에 대한 언급은 그 범위 내에서 각각 또는 모든 값을 포함한다. 위의 설명을 읽고 난 후라면, 그 밖의 다른 다양한 실시예가 해당업계 종사자에게 명백할 것이다. 본원에 개시된 내용으로부터 그 밖의 다른 실시예가 이용되고 유래되며, 본 발명의 범위를 벗어남이 없이 구조적 대체, 논리적 대체, 또는 또 다른 변경이 가해질 것이다. 따라서, 개시 내용은 제한이 아니라 예시적인 것으로 고려되어야 한다.

Claims (5)

  1. 집적 회로를 포함하는 전자 장치에 있어서:
    매몰 전도 영역(buried conductive region);
    상기 매몰 전도 영역 위에 놓이는 반도체층으로서, 주 표면 및 그 반대쪽 표면을 갖고, 상기 매몰 전도 영역은 상기 주 표면보다 상기 반대쪽 표면에 더 가깝게 놓이는, 상기 반도체층;
    상기 반대쪽 표면보다 주 표면에 더 가까이 놓이는 상기 반도체층 내의 제 1 도핑 영역(doped region)으로서,
    제 1 트랜지스터의 제 1 전류 운반 전극(current-carrying electrode)은 상기 제 1 도핑 영역을 포함하고, 상기 제 1 전류 운반 전극은 소스(source) 또는 이미터(emitter)이며 상기 매몰 전도 영역에 전기적으로 연결되어 있는, 상기 제 1 도핑 영역; 및
    상기 반대쪽 표면보다 주 표면에 더 가까이 놓이는 상기 반도체 층 내의 제 2 도핑 영역으로서,
    제 2 트랜지스터의 제 2 전류 운반 전극은 상기 제 2 도핑 영역을 포함하고, 상기 제 2 전류 운반 전극은 드레인(drain) 또는 콜렉터(collector)이며 상기 매몰 전도 영역에 전기적으로 연결되는, 상기 제 2 도핑 영역을 포함하는, 전자 장치.
  2. 제 1 항에 있어서,
    상기 반도체층을 통과해 뻗어 있으며, 상기 매몰 전도 영역과 상기 제 1 도핑 영역에 전기적으로 연결되는 제 1 수직 전도 구조(vertical conductive structure); 및
    상기 반도체층을 통과해 뻗어 있으며, 상기 매몰 전도 영역과 상기 제 2 도핑 영역에 전기적으로 연결되는 제 2 수직 전도 구조를 추가로 포함하고,
    상기 제 1 도핑 영역은 상기 제 2 도핑 영역과 이격되고, 상기 제 1 수직 전도 구조는 상기 제 2 수직 전도 구조와 이격되는, 전자 장치.
  3. 제 2 항에 있어서,
    상기 매몰 전도 영역과 반대인 전도 유형을 가지는 도핑 반도체 영역(doped semiconductor region)을 추가로 포함하고, 상기 도핑 반도체 영역은 상기 반도체층을 통과해 뻗어 있는 것인, 전자 장치.
  4. 집적 회로를 포함하는 전자 장치를 형성하는 처리 방법에 있어서:
    매몰 전도 영역 위의 제 1 반도체층을 포함하는 기판을 제공하는 단계로서, 상기 제 1 반도체층은 주 표면 및 그 반대쪽 표면을 가지며, 상기 매몰 전도 영역은 상기 주 표면보다 상기 반대쪽 표면에 가깝게 놓이는, 상기 기판 제공 단계;
    반도체층 내에, 상기 제 1 반도체층의 주 표면을 따라 제 1 도핑 영역을 형성하는 단계로서, 상기 제 1 도핑 영역은 제 1 트랜지스터의 제 1 전류 운반 전극의 부분이며, 상기 제 1 전류 운반 전극은 소스 또는 이미터인, 상기 제 1 도핑 영역 형성 단계;
    상기 제 1 반도체층을 통과해 뻗어 있는 제 1 수직 전도 구조를 형성하는 단계로서, 완성된 장치에서, 상기 매몰 전도 영역, 상기 제 1 수직 전도 구조, 및 제 1 도핑 영역은 서로 전기적으로 연결되는, 상기 제 1 수직 전도 구조 형성 단계;
    상기 제 1 반도체층 내에, 상기 제 1 반도체층의 주 표면을 따라 제 2 도핑 영역을 형성하는 단계로서, 상기 제 2 도핑 영역은 제 2 트랜지스터의 제 2 전류 운반 전극의 부분이며, 상기 제 2 전류 운반 전극은 드레인 또는 콜렉터인, 상기 제 2 도핑 영역 형성 단계; 및
    상기 제 1 반도체층을 통과해 뻗어 있는 제 2 수직 전도 구조를 형성하는 단계로서, 완성된 장치에서, 상기 매몰 전도 영역, 상기 제 2 수직 전도 구조, 및 상기 제 2 도핑 영역은 서로 전기적으로 연결되는, 상기 제 2 수직 전도 구조 형성 단계를 포함하는, 전자 장치를 형성하는 처리 방법.
  5. 제 2 항, 제 3 항, 또는 제 4 항 중 어느 한 항에 있어서,
    상기 전자 장치는 상기 제 2 수직 전도 영역과 상기 반도체층 사이에 놓이는 절연 라이너(insulating liner)를 추가로 포함하는, 전자 장치 또는 전자 장치를 형성하는 처리 방법.


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