KR20100019349A - 반도체 장치 및 그 제조 방법 - Google Patents

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trenches
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region
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히로끼 호즈미
유지 사사끼
슈사꾸 야나가와
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소니 주식회사
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Abstract

제1 도전형의 제1 반도체 영역; 제1 도전형의 제1 필터 영역 및 제2 도전형의 제2 필러 영역의 쌍이 교대로 제공되는 제2 반도체 영역; 제2 도전형의 제3 반도체 영역; 제1 도전형의 제4 반도체 영역; 및 트렌치 내에 절연막을 개재하여 각각 제공되는 제어 전극들을 포함하고, 그 트렌치의 측벽이 제3 반도체 영역 및 제4 반도체 영역 각각에 접촉하도록 형성되는 반도체 장치가 본원에 개시된다.
반도체 장치, 필러 영역, 고농도 불순물 기판, 트렌치, 에피택셜 매립층, 베이스 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이고, 보다 구체적으로는, 초접합 구조를 구비한 반도체 장치와 그 제조 방법에 관한 것이다.
최근에는, 액정 텔레비전 세트, 플라즈마 텔레비전 세트, 유기 EL(Electro-Luminescence) 텔레비전 세트 등으로 대표되는 바와 같이 전자 장치의 박형 및 경량화에 대한 요구가 강해지고 있다. 그에 수반하여, 전원 장치의 소형화 및 고성능화에 대한 요구도 강해지고 있다. 이러한 요구에 대응하여, 파워 반도체 소자에서는, 고내압화, 대전류화, 저손실화, 고속화, 고파괴 내압화 등의 성능 개선이 주력되고 있다. 예를 들어, 전력용 전자 공학 용도로서의 스위칭 소자로서 종형 파워(vertical power) MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)가 알려져 있다.
MOSFET의 온 저항과 내압 각각은, MOSFET의 전도층인 N형 영역의 불순물 농도에 크게 의존한다. 온 저항을 낮게 하기 위해서 전도층의 불순물 농도를 높게 하지만, 원하는 내압을 확보하기 위해서 불순물 농도를 임의의 값 이상 높게 하는 것은 곤란하다. 즉, MOSFET에서, 소스 영역과 드레인 영역이 서로 연결되어 있는 MOSFET의 반도체 영역을, 일반적으로 드리프트 영역(드리프트층)이라 칭하고 있다. MOSFET의 온 상태 단계에서, 드리프트 영역은 전류 경로로 되고, MOSFET의 오프 상태 단계에서는, 드리프트 영역과 베이스 영역에 의해 형성되는 pn 접합으로부터 연장하는 공핍층에 기초하여, MOSFET의 내압을 유지한다.
MOSFET의 온 저항은, 전도층(드리프트 영역)의 전기 저항에 의존한다. 저 온(low ON) 저항화를 위해서는, 드리프트 영역의 불순물 농도를 높게 해서 드리프트 영역의 전기 저항을 낮추는 것이 생각된다. 그러나, 드리프트 영역의 불순물 농도를 높게 하면, 공핍층의 확장(extension)이 불충분해지고, 그에 따라 내압이 저하된다. 즉, 드리프트 영역의 불순물 농도를 높게 하면 온 저항이 낮아지도록 할 수 있지만, 원하는 내압을 확보하기 위해서, 불순물 농도를 높게 하는 것에는 한계가 있다. 이와 같이, MOSFET에서, 낮은 온 저항화와 고내압화에는 트레이드 오프의 관계가 있다. 따라서, 저소비 전력 소자에서 이 트레이드 오프 관계를 개선하는 것이 요구되고 있다.
이 트레이드 오프를 극복하는 하나의 기술로서, 멀티 리서프(MULTI-RESURF) 구조나 초접합 구조라고 칭해지는 기술(이하, '초접합'으로 대표 기술함)이 알려져 있다. 이러한 기술은, 예를 들어, 일본 특허 공개 번호 2004-146689, 2006-313892 및 2007-149736, 일본 특허번호 3940518 및 3943732에 설명된다(이하, 각각 특허 문헌 1 내지 5로 지칭됨).
특허 문헌 1 내지 5에 나타내는 바와 같이, 초접합 구조를 갖는 드리프트 영 역을 구비한 MOSFET는, 기둥 형상의 p형 반도체 영역(P형 영역, p형 필러 영역, p형 종형 리서프층) 및 기둥 형상의 n형 반도체 영역(N형 영역, n형 필러 영역, n형 종형 리서프층)이, 반도체 기판의 표면과 평행한 방향으로 교대 혹은 섬 형상으로 주기적으로 배치된 구조를 갖는다. 즉, 고려되는 MOSFET는, 반도체층 사이에 소스 전극과 드레인 전극을 끼우도록 배치되어 있는 반도체층 내에, p형 필러 영역과 n형 p형 필러 영역이 교대로 횡방향으로 반복하여 배치되는 종형 리서프 구조를 갖는다.
이들 반도체 영역에 의해 형성되는 pn 접합으로부터 연장하는 공핍층에 기초하여 내압이 유지된다. 낮은 온 저항을 위해서 불순물 농도를 높게 함으로써, 공핍층의 확장이 작아져도, 이들 반도체 영역의 폭들 각각을 작게 함으로써, 이들 반도체 영역들의 완전한 공핍화가 가능하게 된다. 온 상태에서는 전도층의 N형 영역을 통해 전류가 흐르게 되지만, 오프 상태에서는 P형 영역과 N형 영역 각각이 완전히 공핍화됨으로써 내압을 확보할 수 있게 된다. 따라서, MOSFET의 낮은 온 저항화와 고내압화를 동시에 달성할 수 있다.
설명된 바와 같이, 초접합 구조에서는, 각각의 p형 반도체 영역들의 폭과 각각의 2개의 p형 반도체 영역들 사이의 각각의 n형 반도체 영역들의 폭에 의존한다. p형 반도체 영역과 n형 반도체 영역의 각각의 폭들이 더욱 좁아지면, n형 반도체 영역의 불순물 농도가 더욱 높아질 수 있다. 그 결과, 온 저항의 추가 저감과, 고내압화를 달성할 수 있다. 이것으로부터 알 수 있는 바와 같이, 불순물 농도가 내압과 온 저항을 결정하는 포인트가 된다.
따라서, 바람직한 형태로서는, 내압을 더욱 높이기 위해서, p형 반도체 영역의 불순물과 n형 반도체 영역의 불순물과의 밸런스, 즉, 전하 밸런스를 취하는 것이 중요해진다. 즉, p형 반도체 영역에 의해 포함되는 불순물의 양과 n형 반도체 영역에 포함되는 불순물량을 서로 동일하게 함으로써, 불순물 농도가 동등하게 제로로 되어 고내압이 얻어질 수 있도록 한다. 역 바이어스의 단계(오프 상태의 단계)에는 완전한 공핍화를 도모하여 고내압을 유지하면서, 제로 바이어스의 단계(온 상태의 단계)에는 n형 불순물로 고농도로 도핑된 n형 반도체 영역을 통해서 전류가 흐르도록 함으로써, 재료의 한계를 초과한 낮은 온 저항을 갖는 소자를 실현한다.
초접합 구조의 낮은 온 저항 소자는, 회로의 저소비 전력화에 크게 기여한다. 그러나, 온 저항의 설계에 있어, 초접합 구조 부분의 저항과 스위칭 트랜지스터의 온 저항 및 다른 기생 저항 등 간에 좋은 밸런스를 취하는 것이 중요해지고 있다. 실리콘 표면에 채널을 갖는 평판형(planar type) MOSFET와의 조합의 경우, 초접합 구조를 이용해서 내압과 온 저항 간의 트레이드 오프를 개선하기 위해서는, 초접합 구조의 횡방향(transverse) 주기를 좁게 하는 것이 필요하다. 부가적으로, 전체 소자의 온 저항을 저감하기 위해서는 MOS 게이트 구조의 횡방향 주기(셀 피치)도 좁게 할 필요가 있다.
이 때문에, 평판형 MOSFET와의 조합이 아니라, 트렌치 게이트 구조로서 MOS 게이트 구조를 갖는 종형 MOSFET가 중저내압 용도로 최근 사용되고 있다. 종형 MOSFET는, 베이스 영역에 형성된 비교적 얕은 트렌치의 내벽에 게이트 절연막을 형 성하고, 그 트렌치 내에 매립되도록 게이트 전극이 형성된 구조를 갖는다. 종형 MOSFET의 경우에, 트랜지스터 피치를 고집적화할 수 있으므로, 동일한 반도체 면적에서 실효 게이트 폭이 크게 취해질 수 있다. 따라서, 종형 MOSFET는 낮은 온 저항에 적합하다.
한편, 초접합 구조의 제조 방법으로서, 다음의 3개의 기술이 생각된다.
(1) 이온 주입 방법을 활용함으로써 n형 불순물과 p형 불순물이 개별적으로 에피택셜층(에피택셜 실리콘으로 구성됨)에 주입되고, 그 에피택셜 구조를 복수회 반복적으로 형성하여 순서대로 적층되도록 하여, 초접합 구조를 제조한다(제1 제조 방법이라고 칭함). 즉, 제1 제조 방법은 동일한 에피택셜 성장을 복수회 반복하는 멀티 에피택셜 제조 방법이다.
(2) 두꺼운 에피택셜층에 트렌치가 형성되고, 이 트렌치의 측면에 불순물이 확산 방법을 활용하여 주입되고, 절연 물질 또는 비전도 물질이 그 트렌치 내에 매립된다(제2 제조 방법이라고 칭함).
(3) 두꺼운 에피택셜층에 트렌치가 형성되고, 그 트렌치 내에 불순물을 포함한 실리콘이 에피택셜 성장법에 의해 매립된다(제3 제조 방법이라고 칭함). 즉, 제3 방법은, 일단 형성된 트렌치가, 에피택셜 성장법에 의해, 불순물이 포함된 실리콘으로 재매립되는 제조 방법(트렌치 형성 에피택셜 재매립 제조 방법)이다.
또한, 초접합 구조와 조합된 스위치 트랜지스터로서 종형 MOSFET를 채용하는 경우, 전술한 (1) 내지 (3)에 나타낸 초접합 구조의 제조 방법과, 비교적 얕은 트렌치의 형성이 서로 어떻게 조합될지가 중요해진다.
예를 들어, 초접합 구조가 낮은 온 저항화나 칩 축소(shrink)에 효과적이 되고 있다. 그러나, 초접합 구조를 구성하는 pn 접합들의 배열 피치 P1과, 스위칭 트랜지스터의 게이트 피치 P2에는 각각 최적의 사이즈가 존재한다. 따라서, 배열 피치 P1과 게이트 피치 P2 양자를 동시에 만족하는 것은 반드시 항상 가능하다고는 말할 수 없다.
pn 접합들의 배열 피치 P1은 깊은 트렌치 형성 및 불순물 확산에 의해 억제(constrain)된다. 또한, 게이트 피치 P2는 트랜지스터가 횡형인지 종형인지, 얕은 트렌치 형성 기술, 게이트-드레인간 용량 Qgd의 최적화, 제조 공정 라인 생성 등의 영향을 받는다.
예를 들어, 특허 문헌 2에 기술된 구조의 경우와 같이 초접합 구조의 피치에 맞추어 종형 트랜지스터의 게이트 피치를 설정하는 사례나, 특허 문헌 3에 기술된 구조의 경우와 같이 종형 트랜지스터의 게이트 피치를 2배로 하는 사례가 제안되고 있다.
또한, 특허 문헌 4, 5에 기술된 구조의 경우와 같이, 초접합 구조와 종형 트랜지스터 구조의 배열 방향들을 서로 직교시킴으로써, 서로의 피치들의 제약 조건을 해소하는 사례도 제안되고 있다.
그러나, 특허 문헌 2, 3에 기술된 구조들 중 임의의 구조에서, 종형 트랜지스터의 반복 피치는 초접합 구조의 pn 접합 피치와 일치하도록 강요되고, 낮은 온 저항화의 최적화에 대한 제약 조건이 된다. 따라서, 두 성능을 적절하게 도출하는 것은 불가능 하다. 예를 들어, 일반적으로 pn 접합의 배열 피치 P1은 수십 마이크로미터 내지 10마이크로미터의 범위 내에 있고, 게이트 피치 P2는 10마이크로미터 내지 3마이크로미터의 범위 내에 있다. 따라서, 게이트 피치 P2가 pn 접합들의 배열 피치 P1보다 더 미세하다. 그러나, 특허 문헌 2, 3에 기술된의 구조 중 임의의 구조에서, 게이트 피치 P2는 pn 접합들의 배열 피치 P1에 맞추도록 강요된다.
특허 문헌 4, 5에 기술된 구조 중 임의의 구조에서, 서로의 피치들의 제약 조건을 해소한다고는 말하지만, 트랜지스터 피치의 적정화에 대해서는 언급되어 있지 않다.
본 발명은 상기 기술된 상황을 감안하여 이루어지고, 따라서, 이는, 간단한 공정에서 형성될 수 있고, 다른 배열 피치에 의해 영향을 받지 않고, 초접합 구조와 종형 스위칭 디바이스의 양쪽의 성능을 적절하게 도출할 수 있는 초접합 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이 바람직하다.
본 발명의 실시예에 따라, 상술된 바람직한 반도체 장치 및 그 제조 방법을 얻기 위해, 제1 전극측에 배치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역의 상기 제1 전극과는 반대측에 배치되는 제2 전극측의 표면을 따라, 제1 도전형의 제1 필러 영역 및 제2 도전형의 제2 필러 영역의 쌍이 교대로 제공되는 제2 반도체 영역과, 상기 제2 반도체 영역의 상기 제2 전극측의 표면부에 형성된 제2 도전형의 제3 반도체 영역과, 상기 제2 전극에 접속되도록 상기 제3 반도체 영 역의 표면의 일부에 형성되어 있는 제1 도전형의 제4 반도체 영역과, 트렌치 내에 절연막을 개재하여 각각 제공되는 제어 전극을 포함하고, 그 트렌치의 측벽이 상기 제3 반도체 영역 및 상기 제4 반도체 영역에 각각 접촉하도록 형성되는 반도체 장치가 제공된다. 이러한 반도체 장치에서, 제2 필러 영역들은, 제2 반도체 영역에 형성되는 트렌치들 각각에 제2 도전형의 반도체를 에피택셜 성장에 의해 매립함으로써 형성되고, 제3 반도체 영역 및 제4 반도체 영역이 배치되어 있는 소자부에 동일한 방향으로 스트라이프 형상으로 배열되며, 제1 필러 영역들은 각각의 2개의 제2 필러 영역들 사이에 각각 배치되는 영역들로서 형성되고, 제어 전극들은 제2 필러 영역들의 스프라이프들의 길이 방향(longuitudinal direction)에 대해 45도의 각도로 직교하도록 스트라이프 형상으로 배열된다.
본 발명의 다른 실시예에 따르면, 제1 전극측에 배치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역의 상기 제1 전극과는 반대측에 배치되는 제2 전극측의 표면을 따라, 제1 도전형의 제1 필러 영역 및 제2 도전형의 제2 필러 영역의 쌍이 교대로 제공되는 제2 반도체 영역과, 상기 제2 반도체 영역의 상기 제2 전극측의 표면부에 형성된 제2 도전형의 제3 반도체 영역과, 상기 제2 전극에 접속되도록 상기 제3 반도체 영역의 표면의 일부에 형성되어 있는 제1 도전형의 제4 반도체 영역과, 트렌치 내에 절연막을 개재하여 각각 제공되는 제어 전극을 포함하고, 그 트렌치의 측벽이 상기 제3 반도체 영역 및 상기 제4 반도체 영역에 각각 접촉하도록 형성되는 반도체 장치가 제공된다. 이러한 반도체 장치에서, 제2 필러 영역들은, 제2 반도체 영역에 형성되는 트렌치들 각각에 제2 도전형의 반도체를 에 피택셜 성장에 의해 매립함으로써 형성되고, 제3 반도체 영역 및 제4 반도체 영역에 배치되어 있는 소자부에 동일한 방향으로 스트라이프 형상으로 배열되며, 제1 필러 영역들은 각각의 2개의 제2 필러 영역들 사이에서 각각 배치되는 영역들로서 형성되고, 제2 필러 영역들을 구성하는 그 트렌치들 각각은 트렌치들 각각의 측벽에 (110)면 방위가 나타나도록 형성되고, 제어 전극들을 구성하는 트렌치들 각각은 트렌치들 각각의 측벽에 (100)면 방위가 나타나도록 형성된다.
본 발명의 또 다른 실시예에 따르면, 제1 전극측에 배치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역의 상기 제1 전극과는 반대측에 배치되는 제2 전극측의 표면을 따라, 제1 도전형의 제1 필러 영역 및 제2 도전형의 제2 필러 영역의 쌍이 교대로 제공되는 제2 반도체 영역과, 상기 제2 반도체 영역의 상기 제2 전극측의 표면부에 형성된 제2 도전형의 제3 반도체 영역과, 상기 제2 전극에 접속되도록 상기 제3 반도체 영역의 표면의 일부에 형성되어 있는 제1 도전형의 제4 반도체 영역과, 트렌치 내에 절연막을 개재하여 각각 제공되는 제어 전극을 포함하고, 그 트렌치의 측벽이 상기 제3 반도체 영역 및 상기 제4 반도체 영역에 각각 접촉하도록 형성되는 반도체 장치가 제공된다. 그 반도체 장치에서, 제2 필러 영역들은, 제2 반도체 영역에 형성되는 트렌치들 각각에 제2 도전형의 반도체를 에피택셜 성장에 의해 매립함으로써 형성되고, 제3 반도체 영역 및 제4 반도체 영역이 배치되어 있는 소자부에 동일한 방향으로 스트라이프 형상으로 배열되며, 제1 필러 영역들은 각각의 2개의 제2 필러 영역들 사이에서 각각 배치되는 영역들로서 형성되고, 제어 전극들은 제2 필러 영역들의 스트라이프 형상과 교차하도록 스트라이프 형상으로 배열되고, 제어 전극들을 구성하는 트렌치들 각각의 측벽에 나타나는 결정면 방위는, 제2 필러 영역들을 구성하는 트렌치들 각각의 측벽에 나타나는 결정면 방위보다도 불순물이 주입되어 있을 때의 캐리어 이동도가 더 높은 결정면 방위이다.
본 발명의 또 다른 실시예에 따르면, 제1 도전형의 제1 반도체 영역 상에 제1 도전형의 제2 반도체 영역을 형성하는 단계; 동일한 깊이 및 동일한 형상을 갖는 제1 트렌치들을 제2 반도체 영역에 동일한 방향으로 형성하여 제1 도전형의 제1 필러 영역들을 형성하는 단계; 트렌치들 각각에 제2 도전형의 반도체를 에피택셜 성장에 의해 매립하여 제2 도전형의 제2 필러 영역들을 형성하는 단계; 제2 반도체 영역의 제2 전극측의 표면부에 제2 도전형의 제3 반도체 영역을 형성하는 단계; 제3 반도체 영역의 표면의 일부에 제1 도전형의 제4 반도체 영역을 형성하는 단계; 및 제2 트렌치들의 측벽들이 제3 반도체 영역 및 제4 반도체 영역 각각에 접촉하도록 동일한 깊이 및 동일한 형상을 갖는 제2 트렌치들을 동일한 방향으로 형성하고, 제2 트렌치들의 측벽들 각각에 절연막을 형성하며 제2 트렌치들 각각에 전극 소자를 매립하여 제어 전극들을 형성하는 단계들을 포함하는 반도체 장치의 제조 방법이 제공된다. 이러한 반도체 장치 제조 방법에서, 제1 트렌치들을 형성하는 단계 및 제2 트렌치들을 형성하는 단계에서, 제어 전극들은 제2 필러 영역들의 스트라이프 형상들과 교차하도록 스트라이프 형상으로 배열되고, 제2 트렌치들의 측벽들 각각에 나타나는 결정면 방위는, 제1 트렌치들의 측면들 각각에 나타나는 결정면 방위보다도, 불순물이 주입되어 있을 때의 캐리어 이동도가 더 높은 결정면 방위가 되도록 설정이 이루어진다.
종형 스위칭 디바이스의 제어 전극들의 배열 피치가 초접합 구조를 갖는 pn 필러 쌍들의 배열 피치에 의해 제한되지 않는 경우, 종형 스위칭 디바이스는 공정에 대한 미세화 최적 룰(rule)에 따라 제조될 수 있다. 또한, pn 필러 쌍들의 배열 피치는 온 저항 및 내압의 측면으로부터 최적화될 수 있다. 제어 전극용의 트렌치의 측벽들 각각에 캐리어 이동도 특성이 향상되도록 하는 결정면이 나타나게 되어, 종형 스위칭 디바이스의 특성들의 최적화가 가능하게 된다.
본 발명에 따르면, pn 필러 쌍들이 형성되는 초접합 구조가, 트렌치의 형성과 에피택셜 성장을 통한 트렌치들의 매립에 의해 획득되므로, 간단한 공정으로 반도체 장치가 형성될 수 있다. 더불어, 다른 배열 피치에 영향을 받지 않고, 트랜지스터 피치가 좁아질 수 있고, 종형 스위칭 디바이스의 캐리어 이동도 특성이 향상된다. 결과적으로, 초접합 구조의 온 저항 성능이나 내압 성능 및 종형 스위칭 디바이스의 스위칭 특성의 양쪽을 적절하게 양호하게 도출할 수 있다.
본 발명의 바람직한 실시예들은 첨부하는 도면들을 참조하여 이하에 상세히 기술될 것이다. 기능적 요소가 실시예별로 구별될 때에는, a, b, …등과 같이 문자의 참조부호들을 붙여서 기재한다. 반면, 특별히 구별하지 않고 설명할 때에는 이 참조부호를 생략하여 기재한다. 도면에서도 마찬가지이다.
또한, 이하에서는, 특별히 기재하지 않는 한, 베이스 재료로서는 실리콘 Si 가 사용되고, 제1 도전형이 n형, 제2 도전형이 p형인 조건으로 다음 설명이 제공된다. 또한, n형의 농도 및 p형의 농도를 나타내는 데에 각각 "n-", "n", "n+" 및 "p-", "p", "p+"를 사용한다. "n"이 농도의 기준으로서 사용되면 "n+"는 n형의 불순물 농도가 높은 것을 나타내고, "n-"는 n형의 불순물 농도가 낮은 것을 나타낸다. 이는 p형에도 적용된다. "-"나 "+"의 수가 많을수록 상대적으로 그러한 경향이 강하다.
<비교예들>
도 1의 (a)와 (b) 및 도 2의 (a)와 (b)는 각각, 본 발명의 제1 또는 제2 실시예에 따른 반도체 장치에 대한 비교예들을 도시하는 도면이다. 여기서 도 1의 (a)와 (b)는 각각, 제1 비교예의 반도체 장치(1X)의 개략 구조를 도시하는 단면도들이다. 또한, 도 2의 (a)와 (b)는 각각, 제2 비교예의 반도체 장치(1Z)의 개략 구조를 도시하는 조감도들이다.
반도체 장치(1X)는, 다수의 병렬 pn 구조를 갖는 소자 셀들이 서로 병렬 배치된 구조를 갖는 종형 파워 MOSFET이다. 도 1의 (a) 및 도 1의 (b)에 도시하는 바와 같이, 반도체 장치(1X)는, 비교적 높은 불순물 농도를 갖는 제1 도전형 반도체층의 일례로서 n형 고농도 불순물 기판(10)(n+형 드레인층)의 표면에, n형 고농도 불순물 기판(10)보다도 불순물 농도가 낮고, 사전결정된 피치로 배열되는 n형 에피택셜층(20)(20_1 내지 20_6)을 포함한다. 최하층(n형 고농도 불순물 기판(10)측)을 제외하고 피치들은 대략 다른 피치와 동일하게 설정된다.
n형 에피택셜층(20)은, 소자부(3)(초접합 소자 영역) 및 종단부(5)(주변 구 조 영역)로 구분된다. p형의 반도체 영역(p형 필러 영역)과 n형의 반도체 영역(n형 필러 영역)의 쌍으로 구성되는 병렬 pn 구조를 갖는 소자 셀(2)은 소자부(3)에 제공된다. 또한, 종단부(5)는 이 소자부(3)를 둘러싸도록 제공된다. 소자부(3)에서는, n형 에피택셜층(20)에, p형 필러 확산층들(22)(p형 드리프트층들)과 n형 필러 확산층들(24)(n형 드리프트층들)이 각각 사전결정된 필러 피치(n형 에피택셜층(20)(20_1 내지 20_6)의 피치와 동일함)로 형성되어 있다. p형 필러 확산층(22)과, 각각의 2개의 p형 필러 확산층들(22) 사이에 배치된 n형 필러 확산층(24)에 의해, 초접합 구조가 형성된다. p형 필러 확산층(22)과 n형 필러 확산층(24)은 각각, 지면의 수직 방향으로 연장되도록 스트라이프 형상으로 형성된다. p형 필러 확산층(22)의 n형 고농도 불순물 기판(10)측과는 반대측의 표면 근방에는, p형 필러 확산층들(22)에 각각 접속하도록 선택적으로 p형 베이스 영역(26)이 선택적으로 형성되어 있다.
p형 필러 확산층들(22) 및 n형 필러 확산층들(24) 각각의 치수예에 대하여, 항복 전압은 Vb(즉, 내압), p형 필러 확산층(22) 및 n형 필러 확산층(24) 각각의 깊이(두께)는 D(=α·Vb^1.2: 예를 들어 α=0.024)[μm], 그의 폭은 W[μm] 및 불순물 농도가 C인 경우, C≒7.2×10^16·Vb^(-0.2)/b[cm-3]의 관계가 만족된다. 즉, p형 필러 확산층(22) 및 n형 필러 확산층(24) 각각의 깊이 D와 폭 W는, 내압(=항복 전압 Vb)과 불순물 농도 C에 의존한다. 약 500 내지 800V의 내압이 요구되는 경우, 폭 W는 1 내지 10μm의 범위 내로 설정되고, 깊이 D는 약 30 내지 약 80μm 의 범위 내로 설정된다. 또한, 그것에 맞추어 불순물 농도 C가 설정된다. 이것으 로부터도 잘 알 수 있는 바와 같이, p형 필러 확산층(22) 및 n형 필러 확산층(24) 각각은, 폭 W가 좁고, 깊이 D가 깊다(즉, 종횡비(aspect ratio)가 크다).
도시하지 않았으나, n형 에피택셜층(20)과는 반대측의 n형 고농도 불순물 기판(10)의 표면에는, n형 고농도 불순물 기판(10)에 전기적으로 접속된 드레인 전극(제1 주전극)이 형성된다. 또한, p형 베이스 영역(26)의 표면부에는, 소스 전극에 각각 접촉하는 컨택트 영역 및 n+형 소스 영역이 형성된다. 이 n+형 소스 영역과 p형 베이스 영역(26)의 표면들 각각에 접촉하도록 소스 전극(제2 주전극)이 형성된다. 또한, n형 에피택셜층(20)의 소스 전극의 것과 동일한 표면측에서, 이웃하는 p형 베이스 영역들(26) 사이에 배치된 n형 필러 확산층(24)의 표면과 상기 이웃하는 p형 베이스 영역(26) 및 n+형 소스 영역 각각의 표면에 게이트 절연막을 개재하여 게이트 전극(제어 전극)이 소스 전극에 둘러싸이도록 형성된다. p형 베이스 영역(26), n+형 소스 영역, 소스 전극 및 게이트 전극도, p형 필러 확산층(22) 및 n형 필러 확산층(24) 각각의 것과 동일한 방향으로 스트라이프 형상으로 형성된다. 이러한 구조에 의해, 반도체 장치(1X)는, 게이트 절연막 바로 아래의 p형 베이스 영역(26)의 표면부를 채널 영역으로 하는 전자 주입용 n채널 MOSFET를 구성한다.
여기서, 초접합 구조를 갖는 종형 파워 MOSFET에서는, 반도체 장치가 액티브하게 동작하는 영역(반도체 장치(1X)의 소자부(3)에 상당)의 구조와, 소자 주변부(반도체 장치(1X)의 종단부(5)에 상당)에서의 구조를 적절하게 설계하는 것이 중요하다. 특히 종단부(5)에서는 소자부(3)의 내압 이상으로 내압을 높게 확보하는 것 이 요구된다. 즉 종단부(5)에서의 내압 특성이, 종형 파워 MOSFET 디바이스 특성을 결정하는 요인이 될 수 있다.
종단부(5)에서는, 오프 상태로 드레인에 적절한 전압이 인가된 상태에서 p형 필러 영역(반도체 장치(1X)의 p형 필러 확산층(22)에 상당)과 n형 필러 영역(반도체 장치(1X)의 n형 필러 확산층(24)에 상당)이 각각 완전하게 공핍화되면, 길이 방향의 공핍층의 두께에 의존해서 내압이 결정된다. 따라서, n형 필러 영역의 불순물 농도를 증가시킴으로써 온 저항이 저감될 수 있다. 그러나, 종단부(5)에서는, 오프 상태에서 횡방향으로 공핍층이 연장되는 것을 감안한 내압의 확보가 중요하다. 또한, 횡방향으로 연장된 공핍층에서 전계가 임계 전계에 도달하지 않도록 장치를 만드는 것도 중요하다.
즉, 전력 용도의 스위칭 MOSFET 소자를 포함하는 전력 용도의 반도체 장치 에서는, 예를 들어 500V 이상의 고내압 확보를 위해 P형 영역과 N형 영역이 교대로 반복 배치되고, 역바이어스 단계에서 완전히 공핍화되는 멀티 리서프 구조 또는 초접합 구조가 이용된다. 이 기술을 MOSFET와 조합함으로써 스위칭 소자의 낮은 온 저항과 고내압화가 동시에 실현된다.
이제, 초접합 구조의 제조 방법으로서, 다음의 3개의 기술이 고려된다.
(1) 이온 주입을 활용함으로써 n형 불순물과 p형 불순물이 개별적으로 에피택셜층(epitaxcial silicon)에 주입되고, 그 에피택셜 구조를 복수회 반복적으로 형성하여 순서대로 적층되도록 하여, 초접합 구조를 제조하는 제1 제조 방법(멀티 에피택셜 제조 방법).
(2) 두꺼운 에피택셜층에 트렌치가 형성되고, 이 트렌치의 측면에 확산 방법을 활용하여 불순물이 주입되고, 절연 물질 또는 비전도 물질이 그 트렌치 내에 매립되는 제2 제조 방법.
(3) 두꺼운 에피택셜층에 트렌치가 형성되고, 그 트렌치 내에 불순물을 포함한 실리콘이 에피택셜 성장 공정에 의해 매립되는 제3 제조 방법(트렌치 형성 에피택셜 재매립 제조 방법).
이들 제조 방법들의 구현을 위해서는 다양한 과제가 존재하지만, 특히 다음 내용이 기술된다. 우선, 제1 제조 방법은 반도체 장치(1X)를 제조하는 데에 적용된다. 웨이퍼 표면(n형 고농도 불순물 기판(10)) 위에 고저항을 갖는 n형 에피택셜층(20)이 약 10μm의 두께를 갖도록 성장되고, p형 반도체 영역 및 n형 반도체 영역은 이온 주입을 활용하여 형성된다. 이 후, 고저항을 갖는 n형 에피택셜층(n형 에피택셜층(20))이 성장되고, p형 반도체 영역 및 n형 반도체 영역이 형성된다. 이러한 스텝들을 약 5 내지 10회 반복해서 p형 필러 확산층(22) 및 n형 필러 확산층(24)을 형성한다. 예를 들어, n형 에피택셜층(20)은, 복수회의 에피택셜 성장(예를 들어 도 1의 (a)에 도시된 반도체 장치(1X_1)에서는 6회의 에피택셜 성장)으로 형성된다. 각각의 성장 공정에 의해 형성되는 6개의 에피택셜층들(20_1 내지 20_6)이 순서대로 적층됨으로써, n형 에피택셜층(20)이 형성된다. p형 필러 확산층(22) 및 n형 필러 확산층(24)은, n형 에피택셜층(20)에 이온 주입 및 확산을 활용함으로써 형성된, 복수의 확산층들(22_1 내지 22_6)을 다른 하나에 결합시키고, 복수의 확산층들(24_1 내지 24_6)을 다른 하나에 결합시킴으로써 깊이 방향으로 형 성된다.
이 때문에, 멀티 에피택셜 제조 방법이라고도 칭해지는 제1 제조 방법은, 소자부(3)와 종단부(5)에서 서로 다른 프로파일의 n형 반도체 영역과 p형 반도체 영역을 형성하는 것이 가능해진다. 제1 제조 방법의 특징은, 제1 제조 방법이 비교적 용이하게 실현되고, 장치가 적층된 층들에 주입된 불순물의 양 및 패턴으로 이루어져, 소자부(3) 및 종단부(5)의 불순물 프로파일을 자유롭게 제어하는 것이다.
그러나, p형 필러 확산층(22) 및 n형 필러 확산층(24)은, 실리콘 표면으로부터 약 40μm 내지 약 80μm 정도의 깊이까지 교대로 배치된다. 결과적으로, 구조가 복잡해지고, 이온 주입의 횟수 또는 에피택셜 성장의 적층 횟수와 같은 공정수가 비교적 많아져 제조 공정이 복잡하게 된다. 또한, 종방향의 p형 필러 확산층(22)과 n형 필러 확산층(24)을 접속하기 위해서 요구되는, 필요하고 충분한 확산 온도 및 시간으로 인해, 횡방향 확산이 무시될 수 없다. 따라서, 비교적 미세화를 위한 추가 장치가 요구된다. 반대로, 온도 및 시간을 단축하려고 하면, 1회당의 에피택셜 층의 두께를 얇게 할 필요가 있다. 이것은 에피택셜층들의 반복 적층 횟수를 늘리는 것에 대응한다. 따라서, 도 1의 (b)에 도시하는 바와 같이, 상술한 공정수의 추가 증가를 이끈다(도 1의 (b)의 반도체 장치(1X_2)에서는 8회). 즉, 칩 사이즈 축소와 웨이퍼 비용 저감은 트레이드 오프의 관계임을 나타낸다.
제2 제조 방법에 대해서는, 매립될 절연 물질의 재료 선택이 중요하다. 따라서, 그 선택된 재료의 절연 파괴 내압 및 베이스 재료로서 실리콘(Si)과의 계면을 주의하는 것이 필요하다. 또한, 매립 절연물과 실리콘(Si)과의 열 팽창 계수의 차는 장래의 열 처리에 의해 발생될 수 있는 결정 결함 발생에 영향을 주므로, 열 팽창 계수에 대한 예방책을 취하는 것이 요구된다.
한편, 반도체 장치(1X)에서, 병렬 pn 구조를 갖는 소자 셀(2)이 형성되도록 의도될 때, 제3 제조 방법을 적용하는 것도 생각된다. 이 경우, 웨이퍼 기판 위에 40μm 내지 80μm의 두께를 갖도록 n형의 에피택셜층을 성장시키고, 거기에 스트라이프 형상으로 패턴을 형성한다. 또한, 그 n형 에피택셜층을 트렌치 형상으로 에칭 처리함으로써 깊이 방향으로 n형의 에피택셜층과 대략 동일하거나 그것보다도 조금 얕은(예를 들어 약 30μm 내지 약 70μm의 범위 내의 깊이를 가짐) 트렌치를 형성한다. 그 후, 이 트렌치에 p형 반도체가 에피택셜 성장 공정에 의해 재매립된다. 이러한 제3 제조 방법에서는, 공정수가 적음에도 불구하고 집적도가 높은 초접합 구조를 실현할 수 있는 가능성이 있다.
그러나, 제3 제조 방법은 트렌치에 대한 에피택셜 성장 동안 결함 발생을 방지하는 조건 및 도핑 불순물량의 제어에 있어 문제점을 가지고 있다. 특히, 트렌치의 형성 동안 나타나는 결정면 방위로 인해, 에피택셜 속도 및 불순물 농도에 차이가 발생하기 때문에, 에피택셜 속도 및 불순물 농도를 보다 정확하게 제어하고, 무결함의 생산적인 조건을 구하는 것이 중요하다.
또한, 초접합 구조와 조합되도록 의도된 스위칭 트랜지스터로서 종형 MOSFET를 채용한 경우, 항목 (1) 내지 (3)에 도시된 초접합 구조의 제조와, 비교적 얕은 트렌치의 형성이 서로 조합되도록 하는 방법이 문제가 될 수 있다. 그 이유는, 초접합 구조를 구성하는 pn 접합들의 배열 피치 P1은 깊은 트렌치 형성 및 불순물 확 산에 의해 억제되지만, 종형 MOSFET들의 게이트 피치 P2는 얕은 트렌치 형성 기술, 게이트-드레인간 용량 Qgd의 최적화, 제조 공정 라인 생성 등에 의해 영향을 받기 때문이다. 그로 인해, pn 접합들의 배열 피치 P1과 게이트 피치 P2에는 각각 최적의 사이즈가 존재하고, 다양한 대응도 생각되고 있다. 그러나, 그들 기존 기술에서는, 배열 피치 P1 및 게이트 피치 P2 양자를 반드시 동시에 충분한 성능으로 만족시키지 않고 있다.
예를 들어, 도 2의 (a) 및 (b)에 도시하는 바와 같은 제2 비교예의 반도체 장치(1Z)는, 초접합 구조 및 평판형 MOSFET가 서로 조합되는 구조예이다. 이 경우, pn 접합들(pn 필러 쌍들)의 배열 피치 P1과의 일관성을 취하도록 평판형 MOSFET들의 게이트 피치 P2가 설정된다. 당연히, 평판형 트랜지스터의 게이트 피치 P2는 초접합 구조의 소자 셀(2)의 피치(pn 접합의 배열 피치 P1)와의 일관성을 취하지 않을 수 없다. 따라서, 초접합 구조에 기초한 낮은 온 저항화와 스위치 트랜지스터측의 성능(이동도나 게이트-드레인간 용량 Qgd 등)의 최적화 간의 밸런스를 도모하는 것은 곤란하다. 평판형 MOSFET를 사용하는 것 대신에 종형 MOSFET를 사용하는 경우에도, pn 접합들의 배열 피치 P1과의 일관성을 취하도록 종형 MOSFET들의 게이트 피치 P2를 설정하면, 상기 내용이 마찬가지로 적용된다.
상기 상황을 극복하기 위해, 본 발명의 실시예들 중 임의의 실시예에서, pn 접합들의 배열 피치 P1 및 게이트 피치 P2가 각각 최적의 사이즈를 갖도록 하는 구조가 고안되지만, 단순한 제조 방법으로서 효과적인 것으로 기대되는 제3 제조 방법이 채용된다. 따라서, 양호하게 내압을 확보함으로써 양호한 스위칭 특성들을 갖는 반도체 소자용 구조, 및 그 반도체 소자 제조 방법이 실현된다. 이하, 구체적으로 설명한다.
<제1 실시예>
도 3의 (a) 및 (b)는, 본 발명의 제1 실시예에 따른 반도체 장치(1A)의 구조를 각각 도시하는 도면들이다. 여기서 도 3의 (a)는, 반도체 장치(1A)의 구조를 개략적으로 도시하는 평면도이며, 도 3의 (b)는, 도 3의 (a)에서의 A-A'선의 XZ 단면에 주목한 조감도이다. 도 3의 (a) 및 (b) 각각은 모식도들이며, 본 발명은 이들 도면의 치수에 한정되지 않는다. 이는 추후 기술될 다른 실시예들 중 임의의 실시예에서도 적용된다.
제1 실시예의 반도체 장치(1A)는, 비교적 불순물 농도가 높은 제1 도전형의 제1 반도체 영역의 일례로서 n형 고농도 불순물 기판(110)(n+형 드레인층)의 표면에, n형 에피택셜층(120)(제1 도전형의 제2 반도체 영역)을 포함한다. 여기서, n형 에피택셜층(120)은 n형 기판(110)보다 불순물 농도가 낮다. 도시하지 않지만, n형 고농도 불순물 기판(110)의 n형 에피택셜층(120)과는 반대측의 표면에는 드레인 전극(제1 주전극)이 형성된다.
n형 에피택셜층(120)은 소자부(2)(초접합 소자 영역) 및 종단부(5)(주변 구조 영역)로 구분된다. 여기서, 각각 p형의 반도체 영역(p형 필러 영역)과 n형의 반도체 영역(n형 필러 영역)의 쌍으로 구성되고, 병렬 pn 접합 구조를 갖는 소자 셀(2)이 소자부(3)에 제공된다. 이 소자부(3)를 둘러싸도록 종단부(5)가 제공된다. 일례로서는, 소자부(3)는 수 mm(예를 들어 2 내지 5mm)x 수 mm이며, 종단 부(5)의 폭은 수백 μm이다.
소자부(3)에서는, 초접합 구조를 이루는 복수의 p형 에피택셜 매립층(122)(제2 도전형의 제2 필러 영역)이 트렌치들(121) 내에 에피택셜 성장에 의해 형성된다. 마찬가지로 종단부(5)에서도, 초접합 구조를 이루는 복수의 p형 에피택셜 매립층(123)(제2 도전형의 제2 필러 영역)이 트렌치들(121) 내에 에피택셜 성장에 의해 형성된다. 즉, p형 에피택셜 매립층들(122 및 123)은, n형 고농도 불순물 기판(110)측으로부터 그 반대측까지, 소자부(3)뿐만 아니라 종단부(5)에도, 사전결정된 방향으로 주기적으로 배치된다. 그 결과, 초접합 구조가 형성된다. 따라서, p형 에피택셜 매립층들(122 및 123) 각각은 p형 드리프트층으로서 기능한다. 또한, n형 에피택셜층(120)의 두쌍의 p형 에피택셜 매립층들(122 및 123) 각각에 의해 배치된 영역 부분의 n형 에피택셜층(124)(제1 도전형의 제1 필러 영역)은 n-형 드리프트층으로서 기능한다.
n형 에피택셜층(120)의 전면은 동일한 불순물 농도를 갖도록 형성되어, 소자부(3)의 n형 에피택셜층(124)과 종단부(5)의 n형 에피택셜층(124)은 동일한 불순물 농도를 갖도록 형성된다. 또한, 소자부(3)와 종단부(5)는, 트렌치(121)를 매립할 때와 동일한 불순물 농도를 갖도록 형성되어, p형 에피택셜 매립층들(122 및 123)은 동일한 불순물 농도를 갖도록 형성된다.
단순히 하기 위해 도시가 생략되었지만, 종단부들(5) 사이의 경계 영역에 p형 가드링이 형성되고, 필요에 따라서 종단부(5)의 주변의 n형 에피택셜층(120)의 소스 전극측의 표면부에 채널 스토퍼가 형성된다. 이는, 후술하는 다른 실시예들 중 임의의 실시예에도 적용된다.
전체적으로는, n형 고농도 불순물 기판(110) 위에 형성된 n형 에피택셜층(120) 내에, p형 에피택셜 매립층들(122 및 123)과 n형 에피택셜층(124)의 쌍이 교대로 반복 배치되어 있는 초접합 구조를 갖는 반도체 장치(1A)가 얻어진다. 반도체 장치(1A)의 하면측의 n형 고농도 불순물 기판(110)이 고전압 전극(드레인 전극)이 되고, n형 고농도 불순물 기판(110)과는 반대측이 저전압 전극(소스 전극)이 된다. 보통, 저전압 전극은 접지 전위로 사용된다.
p형 필러 영역(p형 에피택셜 매립층들(122 및 123))과 n형 필러 영역(n형 에피택셜층(124))은, 그 단면 구조가, p형의 기둥 형상 반도체 영역과 n형의 기둥 형상 반도체 영역의 쌍으로 되어 있다. 즉, n형 필러 영역을 구성하는 n형 에피택셜층(120) 내에 p형 에피택셜 매립층들(122 및 123)이 각각 기둥 형상(Y방향으로)으로 배열되어 있다. 각각의 두쌍의 p형 에피택셜 매립층들(122 및 123) 사이에 배치된 n형의 필러 반도체 영역으로서의 n형 에피택셜층(124)도 기둥 형상으로 배열된다. 한편, p형 필러 영역과 n형 필러 영역의 평면 구조는, n형 필러 영역을 구성하는 n형 에피택셜층(120) 내에, p형 에피택셜 매립층들(122 및 123)이 각각 스트라이프 형상으로 배열되어 있다. 또한, 각각의 두쌍의 p형 에피택셜 매립층들(122 및 123) 사이에 배치된 n형의 기둥 형상 반도체 영역으로서의 n형 에피택셜층(124)도 스트라이프 형상으로 배열된다.
도 3의 (a) 및 (b)에 도시된 레이아웃에서는, 초접합 구조를 구성하는 트렌치들(121)과 트렌치들(121)에 매립된 p형 실리콘 에피택셜층들(p형 에피택셜 매립 층들(122 및 123)) 각각은, 스트라이프 배치 구성을 갖도록 이들 도면 내의 Y방향으로 서로 병렬로 연장된다. 이 경우, 소자부(3)의 주변의 종단부(5)에 주목하면, 트렌치들(121) 및 그에 매립된 p형 실리콘 에피택셜층들 각각이, 소자부(3)(디바이스 본체) 내 뿐만아니라, 종단부(5)까지 길이 방향(Y방향)으로 연장되고, X방향으로도 소자부(3)와 대략 동일한 피치 및 사이즈(폭 및 깊이)로 서로 병렬로 배열되는 특징을 갖는다. "폭"은, 동일한 깊이 위치에서의 p형 에피택셜 매립층들(122 및 123)과 n형 에피택셜층(124)이 교대로 나타나는 방향(X방향)에 관한 폭을 의미한다. "대략 동일"이란, 약 수 %(예를 들어 5% 이하)의 차가 허용될 수 있는 것을 의미한다. 이 경우, p형 에피택셜 매립층(122)이나 p형 에피택셜 매립층(123)을 형성하기 위한 트렌치(121)가 대략 동일한 트렌치 폭 간격 및 동일한 트렌치 간격(배열 피치)으로 반복 형성되지만, 이것은 본 발명에서 필수적이지는 않다. 그러나, 다른 경우보다 "대략 동일"한 경우에, 디바이스를 균일하게 형성할 수 있고, 종단부(5)에서의 고내압화에도 기여하는 이점이 있다.
여기서, p형 에피택셜 매립층들(122 및 123)은 제3 제조 방법을 적용해서 형성된다. 즉, p형 에피택셜 매립층들(122 및 123)(제2 도전형의 스트라이프 형상의 필러 영역)이, 디바이스의 전역에 걸쳐서 대략 동일 사이즈(폭 및 깊이)와 대략 동일 피치로, 사전결정된 방향으로 형성된다. 또한 트렌치들의 형성과 p형(제2 도전형) 반도체의 에피택셜 성장에 기초하여 p형 에피택셜 매립층들(122 및 123)이 제조된다. 이때, p형 에피택셜 매립층들(122 및 123) 각각은, 폭 3μm 이하이거나 또는, 종횡비 12 이상으로 형성된다. 또한, 이는, 폭의 하한이 0μm임을 의미하지 않고, 따라서, 폭의 하한은 내압 Vb 및 각각의 p형 에피택셜 매립층들(122 및 123)이나 n형 에피택셜층(124)의 불순물 농도 C에 의존하며, 일례로서는 약 1μm로 설정된다. 종횡비가 12 이상인 고 종횡비를 갖는 트렌치를 "파는" 기술은, 예를 들어 ICP(Inductively Coupled Plasma) 에처(etcher)나 RIE(Reactive Ion Etching: 반응성 이온 에칭)의 진전에 의해 실현될 수 있다. 혹은, 이방성 에칭이나 LIGA 공정 등의 실리콘 딥 에칭 기술로 대표되는 특별한 제조 방법이 채용될 수도 있다.
기술된 바와 같이, 제1 실시예의 반도체 장치(1A)는, p형 에피택셜 매립층(122)(반도체 P형 영역)과 n형 에피택셜층(124)(반도체 N형 영역)이 교대로 반복 배치되고, 역바이어스의 단계에서 완전히 공핍화되는 장치이다. 이 경우, n형 에피택셜층(124)(제1 도전형의 필러 영역)은 n형 고농도 불순물 기판(110)의 전면을 덮도록 n형 고농도 불순물 기판(110)과 일체로 형성된다. 또한, 스트라이프 형상의 트렌치들을 반복적으로 형성함으로써 소자부(3)의 p형 에피택셜 매립층(122)(제2 도전형의 필러 영역)이 형성된다. 더불어, 소자부(3)를 둘러싸는 종단부(5)(주변 영역)에, p형 에피택셜 매립층(122)과 동일 방향 및 p형 에피택셜 매립층(122)과 동일한 배치 관계의 p형 에피택셜 매립층(123)이 형성된다.
즉, p형 에피택셜 매립층(123)은 p형 에피택셜 매립층(122)의 스트라이프의 연장 방향과 동일한 방향으로 연장되도록 형성되고, 스트라이프의 반복 방향으로 서로 이격해서 배치된다. 이러한 구조의 형성 동안, n형 영역(n형 에피택셜층(124))은 제1 도전형으로서의 n형의 에피택셜 기판(n형 에피택셜층(120))에 형성된다. 또한, P형 영역(p형 에피택셜 매립층(122 및 123))은, n형 에피택셜층(120) 에 트렌치들을 형성한 후에, 트렌치들 각각에 p형 반도체를 에피택셜 성장에 의해 매립함으로써 형성된다. 이때, 트렌치 개구의 결정면 방위 및 트렌치 폭은 모두 일정하게 된다.
이러한 제조 방법 및 구조를 채용함으로써, 트렌치의 형성 및 p형 에피택셜 매립층들(122 및 123)의 형성 동안, 다양한 실리콘 기판 결정면 방위를 나타내지 않고, 칩내(즉 소자부(3) 내) 및 웨이퍼 전역(즉, 종단부(5)까지)에 걸쳐서, 대략 동일한 결정면 방위와 트렌치 개구 면적 비율이 실현된다. 결과적으로, 제조 단계에서 안정된 초접합 구조가 얻어질 수 있다. 또한, 패턴 최적화에 대한 검토가 용이해지고, 패턴 설계가 사양에 의존하지 않고 간편하게 된다. 소자부(3)와 동일한 구조를 갖는 종단부(5)가 형성되기 때문에, 반도체 장치(1A)는 공정수의 증가 없이, 저렴한 제조 공정으로 제조될 수 있다. 또한, 반도체 장치(1A)를 넘어서 웨이퍼 전면까지 p형 에피택셜 매립층(123)의 스트라이프 배치가 확장되면, 디바이스측 가장자리(반도체 장치(1A)에서의 종단부(5)의 최주변부)의 p형 에피택셜 매립층(123)이 채널 스톱으로 활용되는 한, 채널 스톱을 특별히 형성할 필요가 없다(채널 스톱의 삭감이 가능하게 된다).
예를 들어, 종단부(5)의 p형 에피택셜 매립층(123)용의 트렌치 개구 사이즈들(폭들) 각각이, 소자부(3)의 p형 에피택셜 매립층(122)용의 트렌치들 각각의 폭보다도 지나치게 좁게 되면, 일반적으로 에칭 깊이가 얕아지고, p형 에피택셜 매립층들(122) 각각의 깊이 방향의 치수가 불안정해진다. 또한, 이것과는 반대로, 트렌치 개구 사이즈들(폭들) 각각이 지나치게 넓으면, 바꾸어 말하면 종횡비(깊이/ 폭)가 지나치게 작으면, 이후의 p형 에피택셜 매립층(123)의 형성 단계에서 그 트렌치를 충분히 에피택셜 성장에 의해 매립할 수 없는 문제가 일어날 수 있다. 또한, 종단부(5)에서의 p형 에피택셜 매립층(123)용의 트렌치들 각각의 연장 방향이, 소자부(3)의 p형 에피택셜 매립층(122)용의 트렌치들 각각의 연장 방향과 서로 다르게 되면(예를 들어 수직으로 하면), 기판(n형 고농도 불순물 기판(110))의 결정면 방위의 영향을 받는다. 그 결과, 이후의 p형 에피택셜 매립층(123)의 형성 단계에서 그 트렌치들이 에피택셜 성장에 의해 충분히 매립될 수 없는 문제나, 이상 성장과 같은 불일치(nonconfirmity) 등의 문제가 일어날 수 있다.
한편, 제1 실시예의 반도체 장치(1A)에서는, p형 에피택셜 매립층들(122 및 123) 각각이 폭 3μm 이하를 갖도록 종횡비 12 이상으로 형성함으로써, 상술된 문제를 해소한다. 그 결과, 종단부(5)에서의 특성이 안정적으로 되어, 종단부(5)의 고내압화가 도모된다. 그 이유는, 트렌치 형성 동안, 결정면 방위와 형상(길이 방향을 갖는 직사각형 스트라이프)이 고정됨으로써 에칭 형상이 일정하게 유지되고, p형 반도체의 에피택셜 성장을 통한 트렌치들의 매립 동안, 결정면 방위와 형상이 일정하게 되어, 에피택셜 성장 조건이 안정적으로 유지되는 것이 종단부(5)의 고내압화에 기여하기 때문이다.
또한, 제1 실시예의 반도체 장치(1A)에서, 초접합 구조를 구성하는 스트라이프 형상으로 배열된 소자 셀(2)을 갖는 n형 고농도 불순물 기판(110)과는 반대측의 표면부의 MOSFET들 각각은, 평판형 MOSFET의 형태의 구조가 아니라, MOS 게이트 구조로서 트렌치 게이트 구조를 갖는 n 채널의 종형 MOSFET(150)의 형태의 구조이다.
더불어, 제1 실시예의 반도체 장치(1A)는, 종형 MOSFET들(150)의 배치 형태에 특징이 있다. 구체적으로는, p형 에피택셜 매립층(122)(제2 도전형의 필러 영역)과 n형 에피택셜층(124)(제1 도전형의 필러 영역)이 교대로 반복 배치되어 있는 초접합 구조 위에 배치되는 종형 MOSFET의 특징은, 게이트 산화막과 게이트 전극은 비교적 얕은 트렌치 내에 형성되어 있으나, 그 게이트 전극은 도 3의 (a) 및 (b) 내의 Y축 방향에 대하여 편측에 45도(시계 방향을 플러스로 설정됨)의 각도로 서로 병렬로 연장되는 것이다.
도 3의 (a) 및 (b)에서는, 트렌치들(154) 각각(즉 게이트 전극들(158) 각각)이, 트렌치들(121) 각각의 연장 방향인 Y축 방향에 대하여 시계 방향으로 45도의 각도로 교차하고 있는 스트라이프 형상의 배열예를 도시한다. 그러나, 이것과는 반대로, 트렌치들(154) 각각이 Y축 방향에 대하여 -45도의 각도로 반 시계 방향으로 교차하고 있는 스트라이프 형상의 배열의 형태를 채용할 수도 있다.
제1 실시예의 반도체 장치(1A)에서, 도 3의 (a) 및 (b)에 도시된 바와 같이, 소자부(3)의 표면부측의 전면에, p형 에피택셜 매립층(122) 및 n형 에피택셜층(124)의 양쪽에 접촉하도록, p형 베이스 영역(151)이 형성되어 있다. p형 베이스 영역(151)의 표면에서, 각각의 p형 에피택셜 매립층들(122)과 정렬되도록, 각각의 p형 에피택셜 매립층들(122)과 동일한 방향으로 스트라이프 형상으로 p형 베이스 영역(161)이 선택적으로 형성된다. 따라서, 제1 실시예에서는 p형 베이스 영역(161)의 배열 피치도 초접합 구조의 피치와 맞춘다. 소자부(3)에서는, 초접합 구조의 고내압 구조의 피치(p형 에피택셜 매립층(122)의 반복 피치)가, 일반적으로 약 10 μm 내지 약 수십 μm의 범위 내에 있다. p형 베이스 영역(151)의 불순물 농도과 p형 베이스 영역들(161) 각각의 불순물 농도는 서로 동일할 수 있다. 따라서, 기본적으로는, p형 베이스 영역(151)과 p형 베이스 영역들(161) 각각의 구별은 불필요하다.
p형 베이스 영역(151)의 표면에는 n형 소스 영역들(152)이 선택적으로 형성된다. 또한, 도 3의 (a) 및 (b)에서의 평면 표면측에 대해서는, 단순하게 하기 위해 트렌치들(154) 각각의 양측에 각각 형성되는 n형 소스 영역들(152)을 도시 생략된다. 또한, n형 소스 영역들(152) 중 대응하는 영역으로부터 p형 베이스 영역(151)을 통해서 p형 에피택셜 매립층(122) 및 n형 에피택셜층(124) 중 대응하는 층까지 연장되는, 비교적 얕은 깊이의(트렌치들(121)보다도 얕음) 복수의 트렌치들(154)이 n형 소스 영역(152)에 각각 대응하도록 배열 형성되어 있다. 이러한 트렌치 게이트 구조에서는, 채널을 확보하기 위해서 트렌치들(154) 각각의 저부가 p형 베이스 영역(151)과 동일하거나 그것보다도 깊게 형성된다.
각각의 트렌치들(154)의 내벽에는, 게이트 산화막(156)(게이트 절연막)이 형성되고, 게이트 산화막들(156) 중 대응하는 산화막을 통해 트렌치들(154) 각각에 게이트 전극(158)이 매립되어 있다. 도시되지 않았지만, n형 소스 영역(152)의 상층측에는 소스 전극이 형성되고, 그것들이 서로 공통으로 접속된다. 이들 구조에 의해, 게이트 전극(158), n형 소스 영역(152), p형 베이스 영역(151)은, 트렌치들(154) 중 대응하는 트렌치의 측벽 상의 p형 베이스 영역(151) 표면에 형성된 채널 영역을 갖는 전자 주입용 n채널 MOSFET를 구성한다.
여기서, 제1 실시예의 반도체 장치(1A)에서, p형 에피택셜 매립층들(122 및 123)을 형성하기 위한 비교적 깊은(트렌치(154)보다도 깊은) 트렌치(121)가, (110)면 방위가 트렌치(121)의 측벽에 나타나도록 형성된다. 그리고, 제2 도전형인 p형의 불순물을 포함하는 실리콘의 에피택셜 성장에 의해 p형 에피택셜 매립층들(122 및 123)이 트렌치(121) 내에 형성되어 있다.
또한, 초접합 구조 위에 배치되는 스위칭 소자인 MOSFET는, p형 베이스 영역(151)의 표면부에 선택적으로 형성된 n형 소스 영역(152)마다, 트렌치(154) 내에 게이트 산화막(156) 및 게이트 전극(158)이 형성되는 종형 구조(이하 종형 MOSFET(150)이라고 칭함)를 갖는다. 또한, (100)면 방위가 트렌치(154)의 측벽에 나타나도록 형성된다. 이것을 위한 구조로서, 초접합이 깊은 트렌치(121)의 연장 방향(Y축 방향) 및 종형 MOSFET(150)의 트렌치(154)의 연장 방향은, 하나의 측에 대해 서로 45도의 각도로 교차하도록 구성된다. 초접합 구조를 형성하기 위한 트렌치(121)와 종형 MOSFET(150)을 형성하기 위한 트렌치(154) 각각은, 바람직하게는, 동일한 트렌치 폭 간격 및 동일한 트렌치 간격(배열 피치)으로 반복 배열된다.
기술된 바와 같이, 초접합 구조 위에 제공되는 각각의 종형 MOSFET들(150)을 형성하는 트렌치들(154), 즉 게이트 전극들(158)은, Y축 방향에 대하여 45도의 각도로 연장되도록, 서로 병렬인 스트라이프 형식으로 배열된다. 이 경우, 게이트 전극(158)의 특징은, 소자부(3)에서 대략 동일 피치와 대략 동일 사이즈(폭 및 깊이)로 서로 병렬로 배열된다는 것이다. "폭"은, 동일한 깊이 위치에서의 Y축 방향에 대한 45도의 각도로 이루어진 방향에 관한 폭을 의미한다. "대략 동일"이란, 약 수 %(예를 들어 5% 이하)의 차를 허용할 수 있다는 것을 의미한다. 이 경우, 게이트 전극(158)을 형성하기 위한 트렌치(154)가 대략 동일한 트렌치 폭과 동일한 트렌치 간격(배열 피치)으로 반복되어 있지만, 이것은 본 발명에 있어 필수적이지 않다는 점에 주목한다. 그러나, 다른 경우보다 "대략 동일"한 경우에 종형 MOSFET(150)가 균일하게 형성될 수 있는 이점을 얻을 수 있다. 또한, 트렌치(154)이 Y축 방향에 대하여 45도의 각도로 형성됨으로써, 트렌치(154)의 깊이 방향의 저부 및 트렌치(154)의 측면 각각의 실리콘 결정면 방위로서 (100)면 방위가 나타난다. 따라서, (100)면 방위가 나타난 트렌치(154)의 저부 및 측면에 형성된 게이트 절연막은, MOS 디바이스, BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 디바이스, BCD 디바이스 등에 일반적으로 널리 사용되는 (100) Si 기판의 표면에 형성되는 게이트 절연막과 동일한 막질 및 계면 레벨을 확보한다. 따라서, 신뢰성 게이트 절연막이 형성될 수 있는 이점이 있다.
깊은 트렌치(121)에 기초한 pn 필러(초접합 구조)의 형성에는 (110)면 방위를 갖도록 실리콘 기판 면 방위가 사용된다. 더불어, 스위칭 디바이스의 종형 MOSFET(150)의 게이트 전극(얕은 트렌치(154)의 측벽)에는 (100)면 방위가 나타나도록 하기 위해서, 45도의 오프셋이 제공된다. 종형 MOSFET(150)는, n형 에피택셜층(124)(n형 필러 영역) 위에서 채널을 갖는 스위치로서 작용하지만, p형 에피택셜 매립층(122)(p형 필러 영역) 위에서는 단순히 p형 베이스 영역(151)과 일체화되기 때문에 스위칭 동작에는 기여하지 않는다.
제1 특징으로서, 2종류의 트렌치들의 형성 동안, 2종류의 트렌치들은 서로 (제1 실시예에서 45도의 각도로) 기울어져 교차하도록 구성된다. 그 결과, 종형 MOSFET들(150)은, 초접합 구조의 pn 접합의 배열 피치 P1에 제약을 받지 않고, 트랜지스터 피치에 대한 미세화 최적 룰에 따라 제조될 수 있다. 통상, 트렌치들(154) 각각은 각각의 트렌치들(121)보다도 얕고, 종형 MOSFET들(150)의 트렌치들(154) 각각은, 보다 미세한 프로세스 룰에 따라 제조될 수 있다.
제2 특징으로서, 베이스 재료로서 실리콘(Si)이 사용되는 경우, 초접합 구조의 트렌치들(121) 각각이 (110)면 방위를 갖도록 형성될 때, 각각의 트렌치(121)는 서로 45도의 각도로 교차되도록 구성됨으로써, 종형 MOSFET(150)의 게이트 전극용의 비교적 얕은 각각의 트렌치들(154)의 측벽으로 (100)면 방위가 선택된다. 반도체의 결정면 방향에 따라 전기 전도도(상세하게는 불순물이 주입될 때의 캐리어 이동도)가 서로 다르다. 그러나, 실리콘의 경우, (100)면 방위의 특징은, 계면 레벨의 수가 적어 이동도가 높기 때문에, 낮은 온 저항이나 임계 전압 Vth가 안정화된다. 결과적으로, 양호한 스위칭 특성이 얻어진다.
제3 특징으로서, 2종류의 트렌치들의 형성 동안, 2종류의 트렌치들은 서로 (제1 실시예에서 45도의 각도로) 기울어져 교차하도록 구성됨으로써, 2종류의 트렌치들 간의 위치 오정렬의 영향을 고려할 필요가 없다. 따라서, 제조 시에 안정된 초접합 구조가 얻어진다.
기술된 바와 같이, 제1 실시예에서, 초접합 구조는, 깊은 트렌치들(121) 각각에, p형 불순물을 포함하는 실리콘을 에피택셜 성장에 의해 매립함으로써 형성되고, 그 트렌치(121)는 (110)면 방위가 트렌치들(121)의 측벽들 각각에 나타나도록 형성된다. 더불어, 트렌치들(121) 각각의 길이 방향에 대하여 45도의 각도로 이루어지는 방향으로 사전결정된 게이트 폭을 갖는 트렌치들(154)을 갖는 종형 MOSFET(150)가 배치됨으로써, 종형 MOSFET들(150)은 얕은 트렌치들(154)의 측벽들 각각에 (100)면 방위가 나타나도록 구성된다. 결과적으로, 깊은 트렌치들(121)과 얕은 트렌치들(154)은 각각, 최적의 피치로 배치될 수 있어, 낮은 온 저항이 실현되고, 깊은 트렌치들(121) 각각의 면 방위 설정에 기초한 안정된 에피택셜 매립성과, 얕은 트렌치들(154) 각각의 면 방위 설정에 기초한 순방향 전압 강하 Vfb의 안정화가 서로 양립되도록 동시에 구성된다.
전원 용도의 스위칭 MOSFET 소자에서, 500V 이상의 고내압 확보를 위해, p형 필러 영역과 n형 필러 영역이 반복 배치되고, 역바이어스 단계에서 완전히 공핍화되는 초접합 구조가 사용된다. 이 기술을 MOSFET와 조합함으로써 스위칭 소자의 낮은 온 저항과 고내압화가 동시에 실현될 수 있다. 이 기술과 게이트 메탈 매립형 종형 스위칭 트랜지스터와의 조합에서, 초접합 구조의 트렌치 면 방위와 종형 스위칭 디바이스의 제어 전극의 트렌치 면 방위가 서로 45도의 각도를 구성하도록 조정됨으로써, 초접합 구조 및 종형 스위칭 디바이스 양자의 최적의 성능 도출과 칩 면적 축소가 서로 양립될 수 있다.
<제2 실시예>
도 4의 (a) 및 (b)는, 제2 실시예에 따른 반도체 장치(1B)의 구조를 각각 도시하는 도면들이다. 여기서 도 4의 (a)는, 반도체 장치(1B)의 구조를 개략적으로 도시하는 평면도이고, 도 4의 (b)는, 도 4의 (a)에서의 A-A'선의 XZ 단면에 주목한 조감도이다.
제2 실시예의 반도체 장치(1B)에서, 초접합 구조에 제1 실시예의 구조를 기본적으로 적용하면서, 종형 MOSFET(150)의 배치 형태에 관해서, 약간의 변형을 가하고 있다. 그 변형의 기본적인 사고 방식의 특징은, 종형 MOSFET에서, 비교적 얕은 트렌치(154) 내에 게이트의 게이트 산화막(156)과 게이트 전극(158)이 형성되어 있지만, 게이트 전극들(158)은 도면 내의 Y축 방향의 양측에 서로 45도의 각도(즉 Y축 방향과 ±45도의 각도)로 병렬로 연장된다는 것이다. 즉, 제2 실시예에서, 트렌치들(154) 각각(즉 게이트 전극들(158) 각각)은, 트렌치들(121) 각각의 연장 방향인 Y축 방향에 대하여 시계 방향으로 45도의 각도로 교차하고 있는 제1 스트라이프 형상의 배열과, Y축 방향에 대하여 반 시계 방향으로 45도의 각도로 교차하고 있는 제2 스트라이프 형상의 배열의 양쪽을 갖는다. 따라서, 제1 및 제2 스트라이프의 조합에 기초하여 게이트 전극(158)은 격자 형상(Y축에 대해 기울어진 정방 격자 형상)으로 배열된다. 그 밖의 점들은 제1 실시예와 마찬가지이다.
초접합의 깊은 트렌치들(121) 각각의 연장 방향(Y축 방향)과 종형 MOSFET들(150)의 트렌치들(154) 각각의 연장 방향에 대해, 트렌치(121)의 연장 방향인 Y축 방향에 대하여 +45도의 각도로 교차하고 있는 트렌치(154)가 트렌치(154a)로서 규정된다. 한편, Y축 방향에 대하여 -45도의 각도로 교차하고 있는 트렌치(154)는 트렌치(154b)로서 규정된다. 초접합 구조를 형성하기 위한 트렌치(121)와 종형 MOSFET(150)를 형성하기 위한 트렌치(154)는 각각, 바람직하게는, 동일한 트렌치 폭 간격과 동일한 트렌치 간격(배열 피치)으로 반복된다. 이 반복은 정방형 격자 구조로 되지만, 패턴의 특징은, 트렌치들(154a 및 154b)이 초접합 구조의 pn 접합 방향에 대하여 45도의 각도로 기울어져 있다는 것이다.
Y축 방향으로 대한 ±45도로 이루어진 두 방향은 각각, 실리콘 결정으로서는 동일한 특징을 갖는 면 방위들에 대응한다. 따라서, 면 방위를 따라 형성된 종형 MOSFET(150)의 게이트용의 두 방향의 비교적 얕은 트렌치들(154a 및 154b)은 모두 측면(측벽)에 (100)면 방위를 갖는다. 구조에서도, 스위칭 디바이스의 종형 MOSFET(150)의 게이트(얕은 트렌치(154)의 측벽)는 얕은 트렌치(154)의 측벽에 (100)면 방위가 나타나도록 45도의 오프셋이 제공된다.
따라서, 제1 실시예와 유사하게, 종형 MOSFET(150)는, n형 에피택셜층(124)(n형 필러 영역) 위에서는 채널을 갖는 스위치로서 작용하지만, 종형 MOSFET(150)은, p형 에피택셜 매립층(122)(p형 필러 영역) 위에서는 단순히 p형 베이스 영역(151)과 일체화되기 때문에 스위칭 동작에 기여하지 않는다. 그 결과, 제1 실시예의 제1 내지 제3 특징이 제2 실시예에서도 유사하게 얻어진다.
여기서, 제1 및 제2 실시예가 서로 비교되는 경우, 제2 실시예는, 종형 MOSFET(150)가 제1 실시예의 경우와 비교하여 조밀하게 배치되는 이점을 갖는다. 또한, 트렌치(154)가 Y축 방향에 대하여 ±45도를 이루는 두 방향으로 각각 형성되지만, 제1 실시예와 유사하게 트렌치(154)의 깊이 방향 저부 및 측면의 Si 결정면 방위로서 (100)면 방위가 나타난다. 따라서, (100)면 방위가 나타난 트렌치(154)의 저부 및 측면에 형성된 게이트 절연막은, MOS 디바이스, BiCMOS 디바이스, BCD 디바이스 등에 일반적으로 널리 이용되는 (100) Si 기판의 표면에 형성되는 게이트 절연막과 동일한 막질, 계면 레벨을 확보한다. 따라서, 고 신뢰성 게이트 절연막이 형성될 수 있는 이점이 있다.
<제조 방법>
도 5의 (a) 내지 (n)은, 본 발명의 제1 실시예에 따른 반도체 장치(1A)의 제조 방법의 기술을 각각 설명하는 도면들이다. 또한, 도 5의 (a) 및 (b)에서는, 제1 실시예의 반도체 장치(1A)에서의, 소자부(3)(중심 주변)와, 소자부(3) 내지 종단부(5)의 부분(도 3의 (a)의 A-A'선의 단면에 대응)을 도시한다. 도면들에서, 도 5의 좌측의 (a), (c), (e), (g), (i), (k) 및 (m)은 각각 소자부(3)의 중앙부를 도시하고, 도 5의 우측의 (b), (d), (f), (h), (j), (l) 및 (n)은 각각 소자부(3) 내지 종단부(5)의 부분 및 그 경계부를 도시한다. 도 5의 (c) 내지 (f) 각각에서, 단순하게 하기 위해, n형 고농도 불순물 기판(110)의 도시는 생략된다는 점에 주목한다.
앞서 언급된 바와 같이, 두꺼운 에피택셜층(n형 에피택셜층(120))에 트렌치들이 형성되고, 일단 형성된 트렌치들 각각에 불순물을 포함한 실리콘이 에피택셜 성장에 의해 재매립되는 트렌치 형성 에피택셜 재매립 제조 방법(제3 제조 방법)이 적용되어, p형 에피택셜 매립층(122 및 123)이 형성된다. 트렌치 형성과 매립 성장 횟수를 1회로 설정될 수 있다.
우선, 드레인 층을 구성하는 n형 고농도 불순물 기판(110) 위에 n형 에피택셜층(120)이 형성된다. 그때의 불순물 농도는, 예를 들어 약 5E14 내지 약 1E16 ions/cm^3으로 설정된다. 그리고, 소자부(3)와 종단부(5)의 양쪽에 대해서, n형 고농도 불순물 기판(110) 위에 형성된 n형 에피택셜층(120) 내에, 최종적으로 요구되는 p형 에피택셜 매립층들(122 및 123)의 폭 W 및 깊이 D를 만족하는 그러한 종횡비로, 포토레지스트, 산화막 하드 마스크 등을 사용해서 트렌치들(트렌치들(121))이 에칭 처리에 의해 형성된다(도 5의 (a) 및 (b) 참조). 이때, p형 에피택셜 매립층들(122 및 123)용의 트렌치들(121)은, 디바이스의 전역에 걸쳐서 대략 동일 사이즈, 대략 동일 피치로 그리고 소정의 방향으로 형성된다(트렌치들(121) 각각의 폭 및 반복 피치는 전 영역에서 일정하게 한다). 또한, 바람직하게는, p형 에피택셜 매립층들(122 및 123)은, 1 내지 3μm 이하의 폭 및 12 이상의 종횡비로 형성된다.
그 후, p형 반도체는 트렌치들(121) 각각에 에피택셜 성장에 의해 매립됨으로써 초접합 구조를 형성한다. 예를 들어, 이후에 p형 에피택셜 매립층들(122 및 123)을 구성하는 p형 에피택셜 매립층(125)은, 트렌치들(121) 각각에 매립되도록 에피택셜 성장된다(도 5의 (c) 및 (d) 참조). 또한, 이후에 p형 에피택셜 매립층(122 및 123)을 구성하는 p형 에피택셜 매립층(125)이 트렌치들(121) 각각에 매립되도록 에피택셜 성장된 후에, CMP(Chemical Mechanical Polishing: 화학 기계 연마) 기술 등을 활용함으로써, n형 에피택셜층(124)의 표면이 노출될 때까지 p형 에피택셜 매립층(125)이 후향 연마되어(backward polished), p형 에피택셜층(125)의 표면을 경면 연마(mirror polishing) 처리한다. 그 결과, 트렌치들(121) 각각에 매립된 p형 에피택셜 매립층(122 및 123)을 얻는다(도 5의 (e) 및 (f)).
상술된 처리를 행함으로써, n형 고농도 불순물 기판(110) 위에 형성된 n형 에피택셜층(120) 내에서, p형 에피택셜 매립층들(122 및 123)과 n형 에피택셜층(124)이 교대로 대략 동일 폭 및 대략 동일 피치로 반복 배치되어 있는 초접합 구조가 얻어진다. n형 에피택셜층(124)은, n형 에피택셜층(120) 자체로부터 형성된다. 또한, p형 에피택셜 매립층들(122 및 123) 각각은, n형 에피택셜층(120)에 형성된 트렌치들(121) 각각에 사전결정된 농도의 불순물을 포함한 p형 반도체를 에피택셜 성장에 의해 매립함으로써 형성된다. 트렌치들(121)은, 디바이스의 전역에 걸쳐서 대략 동일 사이즈와 대략 동일 피치로 그리고 소정의 방향으로 형성된다. 따라서, p형 에피택셜 매립층들(122 및 123)의 쌍은, 디바이스의 전역에 걸쳐, 대략 동일 사이즈와 대략 동일 피치로 그리고 소정의 방향으로, 트렌치들(121) 각각에 n형 반도체를 에피택셜 성장에 의해 매립함으로써 형성된다.
CMP 기술 등을 활용함으로써, p형 에피책셜 매립층(125)의 표면이 경면 연마 처리된 후에는, 종단부(5)측에 대해서는, 주변의 n형 에피택셜층(120)의 표면부에 채널 스토퍼(140)가 형성된다. 또한, 필요에 따라서, 소자부(3)와의 경계 영역의 표면부에 가드링부(147)가 배치된다(도 5의 (h) 참조).
또한, 소자부(3)측에 대해서는, 베이스 영역, 게이트 절연막, 게이트 전극, 소스 영역 및 소스 전극 등의 MOSFET를 구성하는 각종 요소가 형성되어, 초접합 구조를 갖는 종형 MOSFET를 완성한다. 예를 들어, p형 에피택셜 매립층(122)에 대한 n형 고농도 불순물 기판(110)측과는 반대측의 표면에, p형 에피택셜 매립층(122)과 정렬되도록 마스크가 형성되고, 이러한 조건 하에서 사전결정된 농도를 갖는 불순물이 p형 반도체 영역을 형성하도록 주입된다(도 5의 (g) 및 (h) 참조). 그 결과, p형 에피택셜 매립층들(122)에 접속하도록 소자부(3)에 p형 베이스 영역들(151, 161)이 형성된다. 도 5의 (g) 및 (h)에서, 단순하게 하기 위해 평면 표면측의 n형 소스 영역들 중 임의의 영역의 도시가 생략된다. 또한, 도 3의 (a) 및 (b)와 일관성 있게 설명되었지만, 전술한 바와 같이, p형 베이스 영역(151)의 불순물 농도와 p형 베이스 영역(161)의 불순물 농도는 동일하면 된다. 따라서, 기본적으로는, p형 베이스 영역(151)과 p형 베이스 영역(161) 간의 구별은 불필요하고, 따라서, 특별히 p형 베이스 영역(161)을 형성할 필요가 없을 수 있다.
또한, p형 베이스 영역(151)을 통해서 각각의 p형 에피택셜 매립층들(122) 및 각각의 n형 에피택셜층들(124)에 이르도록 각각의 트렌치들(121)보다도 얕은 트렌치들(트렌치들(154))은, 포토레지스트 또는 산화막 하드 마스크를 사용하여 에칭 처리를 행함으로써, p형 베이스 영역(151)의 표면에 형성된다(도 5의 (i) 및 (j)).
이때, 각각의 트렌치(121)와 각각의 트렌치(154) 간의 각도는 45도로 설정된다. 이러한 설정은, 베이스 재료로서 실리콘이 사용되는 경우, 게이트 전극들(158)이, pn 필러 쌍(특히 p형 에피택셜 매립층들(122))의 트렌치들(121)의 스트라이프와 교차하도록, 스트라이프 형상으로 각각 배열된다는 것을 의미한다. 또한, 그 설정은, 게이트 전극들(158)을 구성하는 트렌치들(154)의 측벽들 각각에 나타나는 결정면 방위가, 트렌치들(121)의 측벽들 각각에 나타나는 결정면 방위보다도 불순물이 주입되어 있을 때의 캐리어 이동도가 높은 면 방위가 되도록 설정된 상황을 의미한다.
그리고, 각 트렌치들(154) 내에, 게이트 산화막(156)(게이트 절연막)이 형성 되고, 그 후, 예를 들어, 게이트 전극들(158) 각각이 되는 n형 폴리실리콘 재료가 트렌치들(154) 각각에 매립되어, 게이트 전극들(158) 각각의 양측에 평행하게 n형 소스 영역들(152)을 각각 형성한다(도 5의 (k) 및 (l)). n형 소스 영역들(152)의 형성과 트렌치들(154)의 형성 순서는 반대로 될 수 있다. 또한, 도 5의 (k) 및 (l)의 평면 표면측에 대해서는, 단순하게 하기 위해 트렌치들(154) 각각의 양측에 형성되는 n형 소스 영역들(152) 각각이 생략된다는 점에 주목한다.
또한, 상술된 구성 소자들의 위에 있는 상층으로서, 절연막(164)(예를 들어, CVD 산화막)이 형성되고, 게이트 전극들(158) 및 n형 소스 영역들(152)과의 접속을 위한 컨택트 개구가 절연막에 제공되며, 표면층들로서 소스 전극들 및 게이트 전극들용의 메탈층들이 형성된다. 그 후, 표면층들은 소스 전극들(168) 및 게이트 전극들(도시하지 않음)로 가공 분리된다(도 5의 (m) 및 (n)).
제1 및 제2 실시예들에 기초하여 본 발명이 설명되었지만, 본 발명의 기술적 범위는 제1 및 제2 실시예들에 기재된 범위로 한정되지 않는다. 즉, 본 발명의 요지에서 벗어나지 않고 상술된 제1 및 제2 실시예들에 다양한 변경 또는 개량이 가해질 수 있고, 그러한 변경 또는 개량이 이루어진 예시된 실시예들로 본 발명의 기술적 범위에 포함된다.
또한, 상술된 실시예들은, 첨부된 청구항에 주장된 본 발명을 한정하는 것으로 해석되지 않으며, 또한 실시예들에 기술된 특징의 조합 모두가 본 발명의 해결 수단에 반드시 필수적이지는 않다. 다양한 단계의 발명들이 상술된 실시예들에 포함되고, 따라서, 개시되는 복수의 구성 요건에서의 적절한 조합에 기초하여 다양한 발명이 얻어질 수 있다. 상술된 실시예들에 기재된 구성 요건 모두로부터 구성 요건 중 일부가 제외되어도, 구성 요건 중 일부의 제외를 통해 얻어지는 구성은 본 발명으로서 얻어질 수 있다.
예를 들어, 각각의 제1 및 제2 실시예들에서, p형 에피택셜 매립층들(122 및 123)(즉 트렌치들(121))의 저면 어느 것도 n형 고농도 불순물 기판(110)에 도달하고 있지 않지만, p형 에피택셜 매립층들(122 및 123)의 저면들 각각이 n형 고농도 불순물 기판(110)에 도달하고 있는 구조가 채용될 수도 있다.
각각의 제1 및 제2 실시예들에서, 트렌치들(121) 각각에 매립되는 반도체 영역으로서 p형의 반도체 영역이 사용되지만, n형의 반도체 영역이 p형 반도체 영역을 사용하는 것 대신에 사용될 수도 있다. 즉, n형 고농도 불순물 기판(110)에 배치된 p형의 단결정 반도체층에 트렌치(121)이 형성되고, 트렌치들(121) 각각에 n형의 에피택셜층이 매립되는 구조가 채용될 수도 있다.
각각의 제1 및 제2 실시예들에서, n형의 반도체 기판(n형 고농도 불순물 기판(110))이 사용하고 있지만, p형의 반도체 기판이 대신 사용될 수도 있다. 즉, 초접합 구조로서 제1 및 제2 구조 어떠한 것도 사용될 수 있다. 제1 구조는, p형의 반도체 기판 위에 배치된 p형의 단결정 반도체층에 트렌치들121)이 형성되고, 트렌치들(121) 각각에 n형의 에피택셜층이 매립되도록 하는 것이다. 또한, 제2 구조는, p형의 반도체 기판 위에 배치된 n형의 단결정 반도체층에 트렌치들(121)이 형성되고, 그 트렌치들(121) 각각에 p형의 에피택셜층이 매립되도록 하는 것이다.
각각의 제1 및 제2 실시예들에서, 초접합 구조 위에 배치되는 스위칭 디바이 스의 일례인 MOSFET로서, n채널의 종형 MOSFET(150)가 도시되지만, p채널의 종형 MOSFET가 대신 이용가능할 수도 있다.
각각의 제1 및 제2 실시예들에서, 파워 MOSFET(절연 게이트형 전계 효과 트랜지스터)가 예시되었지만, 초접합 구조가 반도체 장치에 적용되는 한, 본 발명은 반도체 장치에 적용될 수 있다. 예를 들어, 본 발명은, IGBT(Insulated Gate Bipolar Transistor: 절연 게이트 바이폴라 트랜지스터), SBT(Schottky Barrier Diode) 또는 통상의 바이폴라 트랜지스터나 다이오드 등의 고내압화와 대전류 용량화가 서로 양립되도록 하기 위한 종형 반도체 구조에도 적용 가능하다.
제1 및 제2 실시예들 각각은, 반도체 재료로서 실리콘(Si)을 사용한 반도체 장치를 도시하지만, 재료(베이스 재료)는 이에 한정되지 않는다. 즉, 종형의 게이트 구조를 갖는 트랜지스터의 게이트 전극과 초접합 구조를 구성하는 스트라이프 형상으로 배열된 pn 필러 쌍 간의 각도가 45도로 설정됨으로써, pn 필러 쌍을 형성하기 위한 트렌치들의 측벽들 각각에 나타나는 결정면 방위가 (110)면 방위로 되고, 게이트 전극을 형성하기 위한 트렌치들의 측벽들 각각에 나타나는 결정면 방위가 (100)면 방위로 되는 재료인 한 어떠한 재료도 사용가능하다. 선택적으로, pn 필러 쌍을 형성하기 위한 트렌치들의 측벽들 각각에 나타나는 결정면 방위가 (110)면 방위로 되고, 게이트 전극을 형성하기 위한 트렌치들의 측벽들 각각에 나타나는 결정면 방위가 (100)면 방위로 되도록, 종형의 게이트 구조를 갖는 트랜지스터의 게이트 전극과 초접합 구조를 구성하는 스트라이프 형상으로 배열된 pn 필러 쌍 사이의 각도가, 베이스 재료에 따라서 설정될 수도 있다.
결국, 종형의 트랜지스터의 제어 전극은, 제2 필러 영역의 스트라이프와 교차하도록, 각각 스트라이프 형상으로 배열된다. 이때, 제어 전극들을 구성하는 트렌치들의 측벽들 각각에 나타나는 결정면 방위는, 제2 필러 영역을 구성하는 트렌치들의 측벽들에 나타나는 결정면 방위보다도 불순물이 주입되어 있을 때의 캐리어 이동도가 높은 면 방위가 될 필요가 있다. 그 이유는, 두 종류의 트렌치들의 형성 동안, 두 종류의 트렌치들이 서로 비스듬히 교차되도록 함으로써, 종형 MOSFET는, 트랜지스터 피치를 초접합 구조의 pn 필러 쌍의 배열 피치에 대해 제한하지 않고, 미세화 최적 룰에 따라 제조될 수 있어, 두 종류의 트렌치들 간의 위치 오정렬의 영향을 생각하지 않아도 되어, 제조 단계에서 안정된 초접합 구조가 얻어지기 때문이다. 더불어, 그 이유는, 제어 전극들을 구성하는 트렌치들의 측벽들 각각에, 불순물이 주입되어 있을 때의 캐리어 이동도가 높은 면 방위가 나타나도록 하면, 낮은 온 저항이나 임계 전압의 안정화가 실현될 수 있기 때문이다.
필러 쌍용의 트렌치 면 방위와 종형 스위칭 디바이스의 제어 전극용의 트렌치 면 방위가 베이스 재료에 따라서 각각 조정되고, 사전결정된 각도로 서로 교차하도록 형성된다. 그 결과, 초접합 구조와 종형 스위칭 디바이스의 최적 성능 둘 다 도출되고, 종형 스위칭 디바이스의 배열 피치가 좁아져 고집적화에 적합하게 되기 때문에 칩 면적도 축소된다.
본 명세서는 2008년 8월 8일에 일본 특허청에 출원된 일본 우선권 특허 출원 JP 2008-205327에 기재된 것과 관련된 대상을 포함하고, 그 우선권 특허의 전체 내용은 본원에 참조로서 포함된다.
첨부된 청구 범위 또는 그의 균등물 내에 있는 한, 설계 요건들 및 다른 요인들에 따라 다양한 변경, 조합, 서브조합 및 교체들이 가능하다는 것은 본 기술분야의 기술자들에 의해 알 수 있다.
도 1의 (a) 및 (b)는 각각, 제1 비교예의 반도체 장치의 개략 구조를 도시하는 단면도들이다.
도 2의 (a) 및 (b)는 각각, 제2 비교예의 반도체 장치의 개략 구조를 도시하는 조감도들이다.
도 3의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 각각 도시하는 평면도 및 조감도이다.
도 4의 (a) 및 (b)는 각각, 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 각각 도시하는 평면도 및 조감도이다.
도 5의 (a) 및 (b), 도 5의 (c) 및 (d), 도 5의 (e) 내지 (n)은 각각, 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 설명하는 조감도들, 단면도들 및 조감도들이다.
[도면의 주요 부분에 대한 부호의 설명]
1: 반도체 장치
2: 소자 셀
3: 소자부
5: 종단부
10: n형 고농도 불순물 기판
22: p형 필러 확산층
24: n형 필러 확산층
26: p형 베이스 영역

Claims (8)

  1. 제1 전극측에 배치된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 상기 제1 전극과는 반대측에 배치되는 제2 전극측의 표면을 따라서, 제1 도전형의 제1 필러 영역들 및 제2 도전형의 제2 필러 영역들의 쌍이 교대로 제공되어 있는 제2 반도체 영역과,
    상기 제2 반도체 영역의 상기 제2 전극측의 표면부에 형성된 제2 도전형의 제3 반도체 영역과,
    상기 제2 전극과 접속되도록 상기 제3 반도체 영역의 표면의 일부에 형성되어 있는 제1 도전형의 제4 반도체 영역과,
    측벽이 상기 제3 반도체 영역 및 상기 제4 반도체 영역 각각에 접하도록 형성된 트렌치 내에 절연막을 개재하여 각각 제공되는 제어 전극들
    을 포함하고,
    상기 제2 필러 영역들은, 상기 제2 반도체 영역에 형성된 상기 트렌치들 각각에 제2 도전형의 반도체를 에피택셜 성장에 의해 매립함으로써 형성되고, 상기 제3 반도체 영역 및 상기 제4 반도체 영역이 배치되는 소자부에서 동일 방향으로 스트라이프 형상으로 배열되어 있고,
    상기 제1 필러 영역들은, 각각의 2개의 상기 제2 필러 영역들 사이에 각각 배치된 영역들로 형성되어 있고,
    상기 제어 전극들은, 상기 제2 필러 영역들의 스트라이프들의 길이 방향에 대하여 45도의 각도로 교차하도록 스트라이프 형상으로 배열되어 있는
    반도체 장치.
  2. 제1항에 있어서,
    상기 제2 필러 영역들은, 동일 깊이 위치에서 배열 방향의 폭 및 배열 피치가 서로 동일하고,
    상기 제어 전극들은, 동일 깊이 위치에서 배열 방향의 폭 및 배열 피치가 서로 동일한 반도체 장치.
  3. 제1 전극측에 배치된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 상기 제1 전극과는 반대측에 배치되는 제2 전극측의 표면을 따라, 제1 도전형의 제1 필러 영역들 및 제2 도전형의 제2 필러 영역들의 쌍이 교대로 제공되어 있는 제2 반도체 영역과,
    상기 제2 반도체 영역의 상기 제2 전극측의 표면부에 형성된 제2 도전형의 제3 반도체 영역과,
    상기 제2 전극과 접속되도록 상기 제3 반도체 영역의 표면의 일부에 형성되어 있는 제1 도전형의 제4 반도체 영역과,
    측벽이 상기 제3 반도체 영역 및 상기 제4 반도체 영역 각각에 접하도록 형성된 트렌치 내에 절연막을 개재하여 각각 제공되는 제어 전극들
    을 포함하고,
    상기 제2 필러 영역들은, 상기 제2 반도체 영역에 형성된 상기 트렌치들 각각에 제2 도전형의 반도체를 에피택셜 성장에 의해 매립함으로써 형성되고, 상기 제3 반도체 영역 및 상기 제4 반도체 영역이 배치되는 소자부에서 동일 방향으로 스트라이프 형상으로 배열되어 있고,
    상기 제1 필러 영역들은, 각각의 2개의 상기 제2 필러 영역들 사이에 각각 배치된 영역들로 형성되어 있고,
    상기 제2 필러 영역들을 형성하는 상기 트렌치 각각은, (110)면 방위가 상기 트렌치 각각의 측벽에 나타나도록 형성되어 있고,
    상기 제어 전극들을 형성하는 상기 트렌치 각각은, (100)면 방위가 상기 트렌치 각각의 측벽에 나타나도록 형성되어 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 제어 전극들 각각은, 상기 제2 필러 영역의 스트라이프의 길이 방향에 대하여 시계 방향으로 45도의 각도로 교차하도록 스트라이프 형상으로 배열되어 있는 제1 스트라이프형 배열과, 상기 제2 필러 영역의 스트라이프의 길이 방향에 대하여 반 시계 방향으로 45도의 각도로 교차하도록 스트라이프 형상으로 배열되어 있는 제2 스트라이프형 배열을 갖는 반도체 장치.
  5. 제3항에 있어서,
    상기 제2 필러 영역들은, 동일 깊이 위치에서 배열 방향의 폭 및 배열 피치 가 서로 동일하고,
    상기 제어 전극들은, 동일 깊이 위치에서 배열 방향의 폭 및 배열 피치가 서로 동일한 반도체 장치.
  6. 제1 전극측에 배치된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 상기 제1 전극과는 반대측에 배치되는 제2 전극측의 표면을 따라, 제1 도전형의 제1 필러 영역들 및 제2 도전형의 제2 필러 영역들의 쌍이 교대로 제공되어 있는 제2 반도체 영역과,
    상기 제2 반도체 영역의 상기 제2 전극측의 표면부에 형성된 제2 도전형의 제3 반도체 영역과,
    상기 제2 전극과 접속되도록 상기 제3 반도체 영역의 표면의 일부에 형성되어 있는 제1 도전형의 제4 반도체 영역과,
    측벽이 상기 제3 반도체 영역 및 상기 제4 반도체 영역 각각에 접하도록 형성된 트렌치 내에 절연막을 개재하여 각각 제공되는 제어 전극들
    을 포함하고,
    상기 제2 필러 영역들은, 상기 제2 반도체 영역에 형성된 상기 트렌치들 각각에 제2 도전형의 반도체를 에피택셜 성장에 의해 매립함으로써 형성되고, 상기 제3 반도체 영역 및 상기 제4 반도체 영역이 배치되는 소자부에서 동일 방향으로 스트라이프 형상으로 배열되어 있고,
    상기 제1 필러 영역들은, 각각의 2개의 상기 제2 필러 영역들 사이에 각각 배치된 영역들로 형성되어 있고,
    상기 제어 전극들은, 상기 제2 필러 영역들의 스트라이프 형상과 교차하도록 스트라이프 형상으로 배열되어 있고,
    상기 제어 전극들을 형성하는 상기 트렌치들 각각의 상기 측벽에 나타나는 결정면 방위가, 상기 제2 필러 영역들을 형성하는 상기 트렌치들 각각의 상기 측벽에 나타나는 결정면 방위보다도 불순물이 주입되어 있을 때의 캐리어 이동도가 높은 결정면 방위인 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 필러 영역들은, 동일 깊이 위치에서 배열 방향의 폭 및 배열 피치가 서로 동일하고,
    상기 제어 전극들은, 동일 깊이 위치에서 배열 방향의 폭 및 배열 피치가 서로 동일한 반도체 장치.
  8. 제1 도전형의 제1 반도체 영역 위에 제1 도전형의 제2 반도체 영역을 형성하는 공정,
    상기 제2 반도체 영역에 동일 방향으로 동일 깊이와 동일 형상을 갖는 제1 트렌치들을 형성해서 제1 도전형의 제1 필러 영역들을 형성하는 공정,
    상기 트렌치들 각각에 제2 도전형의 반도체를 에피택셜 성장에 의해 매립함으로써 제2 도전형의 제2 필러 영역들을 형성하는 공정,
    상기 제2 반도체 영역의 상기 제2 전극측의 표면부에 제2 도전형의 제3 반도체 영역을 형성하는 공정,
    상기 제3 반도체 영역의 표면의 일부에 제1 도전형의 제4 반도체 영역을 형성하는 공정, 및
    측벽이 상기 제3 반도체 영역 및 상기 제4 반도체 영역 각각에 접하도록 동일 방향으로 동일 깊이와 동일 형상을 갖는 제2 트렌치를 형성하고, 상기 제2 트렌치들 각각의 측벽에 절연막을 형성하고, 상기 제2 트렌치 각각에 전극 부재를 매립함으로써 제어 전극을 형성하는 공정
    을 포함하고,
    상기 제1 트렌치를 형성하는 공정과 상기 제2 트렌치를 형성하는 공정에서, 상기 제어 전극이 상기 제2 필러 영역의 스트라이프 형상과 교차하도록 스트라이프 형상으로 배열되며,
    상기 제2 트렌치들 각각의 상기 측벽에 나타나는 결정면 방위가 상기 제1 트렌치들 각각의 상기 측벽에 나타나는 결정면 방위보다도 불순물이 주입되어 있을 때의 캐리어 이동도가 높은 결정면 방위로 되도록 설정하는
    반도체 장치의 제조 방법.
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