KR20160085707A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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사또시 에구찌
아끼오 이찌무라
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데쯔야 이이다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는 반도체 장치(종형의 파워 MOSFET)의 특성을 향상시킨다. p형 칼럼 영역(PC1, PC2)과 n형 칼럼 영역(NC1, NC2)이 주기적으로 배치된 슈퍼 정션 구조를 갖는 반도체 장치를 다음과 같이 구성한다. 반도체 소자가 형성되어 있는 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(TCR)를, 셀 영역(CR)을 둘러싸는 중간 영역(TR)의 p형 칼럼 영역(PC2)의 깊이(TTR)보다 작게 한다(TCR<TTR). 이에 의해, 셀 영역(CR)의 내압이, 중간 영역(TR)의 내압보다 낮아진다. 이와 같이, 애벌란시 전류가 발생해도 전류가 분산되어 흐르기 쉬운 셀 영역(CR)에서 애벌란시 항복 현상을 우선적으로 발생시킴으로써, 중간 영역(TR)에서의 국소적인 전류 집중 및 그에 수반하는 파괴를 피할 수 있어, 결과적으로, 애벌란시 내량(반도체 장치가 파괴에 이르는 애벌란시 전류량)을 향상시킬 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 예를 들어, 파워 반도체 장치 및 그 제조 방법에 적절하게 이용할 수 있는 것이다.
파워 반도체 장치인 종형 파워 MOSFET에 있어서, 내압을 유지하면서 온 저항을 억제하기 위해, 슈퍼 정션 구조의 채용이 검토되고 있다.
예를 들어, 특허문헌 1에는, 셀 영역 및 주변 영역에, 슈퍼 정션 구조를 채용한 반도체 장치가 개시되어 있다. 그리고, 슈퍼 정션 구조의 반도체 필러 영역의 깊이가, 종단부를 향함에 따라서 단계적으로 얕게 형성되어 있다.
일본 특허 공개 제2007-335844호 공보
본 발명자는, 슈퍼 정션 구조를 채용한 종형 파워 MOSFET의 연구 개발에 종사하고 있고, 그 성능의 향상에 대해, 예의 검토하고 있다. 그 과정에 있어서, 슈퍼 정션 구조를 채용한 종형 파워 MOSFET의 성능을 향상시키기 위해, 그 구조나 제조 방법에 관하여, 한층 더 개선의 여지가 있는 것이 판명되었다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에 있어서 개시된 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본원에 있어서 개시된 일 실시 형태에 나타나는 반도체 장치는, 제1 영역의 반도체층 중에 형성된 제1 도전형의 복수의 제1 필러와, 제1 영역의 반도체층의 상방에 형성된 반도체 소자와, 제2 영역의 반도체층 중에 형성된 제1 도전형의 복수의 제3 필러를 갖는다. 그리고, 제1 홈 중의 제1 도전형의 영역의 깊이인 제1 필러의 깊이를, 제2 홈 중의 제1 도전형의 영역의 깊이인 제3 필러의 깊이보다 작게 한다.
본원에 있어서 개시된 일 실시 형태에 나타나는 반도체 장치의 제조 방법은, 제1 홈 및 제2 홈 중에, 제1 도전형과 역도전형의 제2 도전형의 반도체를 매립함으로써, 제1 홈 중에 제1 필러를 형성함과 함께, 제2 홈 중에 제3 필러를 형성하는 공정을 갖는다. 그리고, 제1 홈 중의 제1 필러의 하부에, 제1 도전형의 불순물을 주입하는 공정을 갖는다. 또한, 이 공정은, 반도체층의 제1 홈의 저부측을 상면으로 하고, 제2 영역을 마스크로 덮은 상태에서, 제1 도전형의 불순물을 주입하는 공정이다.
본원에 있어서 개시된 이하에 나타내는 대표적인 실시 형태에 나타나는 반도체 장치에 의하면, 반도체 장치의 특성을 향상시킬 수 있다.
본원에 있어서 개시된 이하에 나타내는 대표적인 실시 형태에 나타나는 반도체 장치의 제조 방법에 의하면, 특성이 양호한 반도체 장치를 제조할 수 있다.
도 1은 실시 형태 1의 반도체 장치의 구성을 모식적으로 도시하는 평면도이다.
도 2는 실시 형태 1의 반도체 장치의 구성을 도시하는 단면도이다.
도 3은 실시 형태 1의 반도체 장치의 p형 칼럼 영역의 구성을 도시하는 평면도이다.
도 4는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 5는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 4에 이어지는 제조 공정을 도시하는 단면도이다.
도 6은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 5에 이어지는 제조 공정을 도시하는 단면도이다.
도 7은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이다.
도 8은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 6에 이어지는 제조 공정을 도시하는 단면도이다.
도 9는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 8에 이어지는 제조 공정을 도시하는 단면도이다.
도 10은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이다.
도 11은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 9에 이어지는 제조 공정을 도시하는 단면도이다.
도 12는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 11에 이어지는 제조 공정을 도시하는 단면도이다.
도 13은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이다.
도 14는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 12에 이어지는 제조 공정을 도시하는 단면도이다.
도 15는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 14에 이어지는 제조 공정을 도시하는 단면도이다.
도 16은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 평면도이다.
도 17은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 15에 이어지는 제조 공정을 도시하는 단면도이다.
도 18은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 17에 이어지는 제조 공정을 도시하는 단면도이다.
도 19는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 18에 이어지는 제조 공정을 도시하는 단면도이다.
도 20은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 19에 이어지는 제조 공정을 도시하는 단면도이다.
도 21은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 20에 이어지는 제조 공정을 도시하는 단면도이다.
도 22는 비교예의 반도체 장치에 있어서의 pn 접합의 내압(BVdss)의 차지 밸런스를 나타내는 그래프이다.
도 23은 반도체 장치에 있어서의 pn 접합의 내압(BVdss)의 이상적인 차지 밸런스를 나타내는 그래프이다.
도 24는 실시 형태 2의 응용예 1의 반도체 장치의 구성을 도시하는 평면도이다.
도 25는 실시 형태 2의 응용예 1의 반도체 장치의 구성을 도시하는 단면도이다.
도 26은 실시 형태 2의 응용예 2의 반도체 장치의 구성을 도시하는 평면도이다.
도 27은 실시 형태 2의 응용예 2의 반도체 장치의 다른 구성을 도시하는 평면도이다.
도 28은 실시 형태 2의 응용예 3의 반도체 장치의 구성을 도시하는 단면도이다.
도 29는 실시 형태 2의 응용예 4의 반도체 장치의 구성을 도시하는 평면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련된 부호를 부여하고, 그 반복된 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하고 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도이어도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 도면을 보기 쉽게 하기 위해 해칭을 하는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니라, 도면을 이해하기 쉽게 하기 위해, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 이해하기 쉽게 하기 위해, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태 1)
[구조 설명]
도 1은, 본 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 평면도이다. 도 2는, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 2에 도시하는 단면은, 예를 들어, 도 1의 A-A부와 대응한다. 본 실시 형태의 반도체 장치(반도체 소자)는 종형의 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. MOSFET는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)라고 불리는 경우도 있다. 도 3은, 본 실시 형태의 반도체 장치의 p형 칼럼 영역의 구성을 도시하는 평면도이다.
도 1에 도시하는 바와 같이, 본 실시 형태의 반도체 장치(반도체 칩)의 상면으로부터의 평면에서 볼 때의 형상은, 직사각 형상이다. 그리고, 본 실시 형태의 반도체 장치는, 셀 영역(CR)과, 중간 영역(터미네이션부, 종단부라고도 함)(TR)과, 주변 영역(PER)을 갖고 있다. 셀 영역(CR)은, 대략 직사각형의 반도체 장치의 중앙부에 배치되고, 중간 영역(TR)은 셀 영역(CR)의 외측을 둘러싸도록 배치되고, 주변 영역(PER)은 중간 영역(TR)을 둘러싸도록 배치되어 있다. 이하, 도 2를 참조하면서, 각 영역에서의 반도체 장치의 구성을 설명한다.
(1) 셀 영역(CR)의 구조
도 2에 도시하는 바와 같이, 셀 영역(CR)에는 파워 MOSFET가 형성되어 있다. 이 파워 MOSFET는 반도체 기판(1S)[도 2에 있어서는, n형 반도체 영역(LR)에 대응함] 상의 에피택셜층(EPS)의 주표면에 형성되어 있다. 에피택셜층(EPS)은, 복수의 p형 칼럼 영역(p형 필러, 필러라고도 함)(PC1)과 복수의 n형 칼럼 영역(n형 필러, 필러라고도 함)(NC1)으로 이루어진다. p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)은 X 방향으로 교대로 배치되어 있다. 이와 같은 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조를, 슈퍼 정션(Super junction) 구조라고 한다. 도 3에 도시하는 바와 같이, p형 칼럼 영역(PC1)의 상면으로부터의 평면에서 볼 때의 형상은, 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)이다.
예를 들어, 여기서는, p형 칼럼 영역(PC1)의 폭(X 방향의 치수) 및 깊이(Y 방향의 치수)와, n형 칼럼 영역(NC1)의 폭(X 방향의 치수) 및 깊이(Y 방향의 치수)가 각각 동일하게 되도록 설계되어 있다.
n형 칼럼 영역(NC1)은, 예를 들어, 기둥 형상을 하고 있고, 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 반도체 영역(에피택셜층)으로 구성되어 있다. n형 칼럼 영역(NC1)의 n형 불순물 농도는, 예를 들어, 3.0×1015/㎤이다. n형 칼럼 영역(NC1)과 반도체 기판(1S)에 의해, 파워 MOSFET의 드레인 영역이 구성되어 있다. n형 칼럼 영역(NC1)은, 2개의 p형 칼럼 영역(PC1) 사이에 끼워져 있다. 복수의 n형 칼럼 영역(NC1)은, 각각 p형 칼럼 영역(PC1)의 폭(X 방향의 치수)만큼 이격되어 배치되어 있다.
p형 칼럼 영역(PC1)은, 예를 들어, 기둥 형상을 하고 있고, 붕소(B) 등의 p형 불순물이 도입된 반도체 영역으로 구성되어 있다. p형 칼럼 영역(PC1)의 p형 불순물 농도는, 예를 들어, 3.0×1015/㎤이다. p형 칼럼 영역(PC1)은, 2개의 n형 칼럼 영역(NC1) 사이에 끼워져 있다. 복수의 p형 칼럼 영역(PC1)은, 각각 n형 칼럼 영역(NC1)의 폭(X 방향의 치수)만큼 이격되어 배치되어 있다.
이와 같은 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체[에피택셜층(EPS)]의 주표면에 파워 MOSFET가 형성되어 있다.
파워 MOSFET는, n형 칼럼 영역(NC1) 상에 게이트 절연막(GOX)을 개재하여 배치된 게이트 전극(GE)을 갖는다. 게이트 절연막(GOX)으로서는, 예를 들어, 산화 실리콘막을 사용할 수 있다. 또한, 게이트 절연막(GOX)으로서는, 산화 실리콘막 이외에, 예를 들어, 산화 실리콘막보다도 유전율이 높은 고유전율막 등을 사용해도 된다. 또한, 게이트 전극(GE)으로서는, 예를 들어, 다결정 실리콘막을 사용할 수 있다.
게이트 전극(GE)의 양측의 p형 칼럼 영역(PC1)의 상부에는 채널 영역(CH)이 배치되어 있다. 이 채널 영역(CH)에 내포되도록 소스 영역(SR)이 배치되어 있다. 채널 영역(CH)은, 예를 들어, 붕소(B) 등의 p형 불순물이 도입된 반도체 영역으로 구성되고, 소스 영역(SR)은, 예를 들어, 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 반도체 영역으로 구성되어 있다. 전술한 바와 같이, n형 칼럼 영역(NC1)과 반도체 기판(1S)에 의해, 파워 MOSFET의 드레인 영역이 구성되어 있다.
파워 MOSFET의 게이트 전극(GE)에 전위가 인가된 경우에는, 채널 영역(CH)에 형성된 반전층을 개재하여, 소스 영역(SR)으로부터 드레인 영역[n형 칼럼 영역(NC1), 반도체 기판(1S)(LR)]에, 캐리어(전자)가 흐른다. 바꿔 말하면, 채널 영역(CH)에 형성된 반전층을 개재하여, 드레인 영역[n형 칼럼 영역(NC1), 반도체 기판(1S)(LR)]으로부터 소스 영역(SR)에, 전류가 흐른다.
Y 방향으로 연장되는 게이트 전극(GE), 그 하방의 n형 칼럼 영역(NC1) 및 그 양측의 소스 영역(SR)을 단위 셀로 하고, 이들이 반복 배치되어 있다. 복수의 단위 셀이, 병렬로 접속되고, 1개의 파워 MOSFET가 형성되어 있다.
또한, 소스 영역(SR)의 중앙 부분에는, 에피택셜층(EPS)의 상면으로부터 채널 영역(CH)에 도달하는 바디 콘택트 영역(BC)이 형성되어 있다. 이 바디 콘택트 영역(BC)은, 예를 들어, 붕소(B) 등의 p형 불순물이 도입된 반도체 영역으로 구성되어 있다. 이 바디 콘택트 영역(BC)의 불순물 농도는, 채널 영역(CH)의 불순물 농도보다도 높게 되어 있다.
게이트 전극(GE)의 상면 및 양측의 측벽은, 층간 절연막(IL)에 의해 덮여져 있다. 층간 절연막(IL)으로서는, 예를 들어, 산화 실리콘막을 사용할 수 있다. 바디 콘택트 영역(BC) 및 그 양측의 소스 영역(SR) 상의 층간 절연막(IL)은 제거되어 콘택트 홀이 형성되어 있다. 이 콘택트 홀 및 층간 절연막(IL) 상에는, 소스 전극(SE)이 배치되어 있다. 소스 전극(SE)으로서는, 예를 들어, 티타늄 텅스텐막을 포함하는 배리어 도체막과 그 상부의 알루미늄막을 포함하는 주도체막과의 적층막을 사용할 수 있다.
이에 의해, 소스 전극(SE)은 소스 영역(SR)과 전기적으로 접속됨과 함께, 바디 콘택트 영역(BC)을 통하여 채널 영역(CH)과도 전기적으로 접속되게 된다. 이 바디 콘택트 영역(BC)은 소스 전극(SE)과의 오믹 접촉을 확보하는 기능을 갖고, 이 바디 콘택트 영역(BC)이 존재함으로써, 소스 영역(SR)과 채널 영역(CH)은 동일 전위로 전기적으로 접속되게 된다.
따라서, 소스 영역(SR)을 이미터 영역으로 하고, 채널 영역(CH)을 베이스 영역으로 하고, 또한 n형 칼럼 영역(NC1)을 콜렉터 영역으로 하는 기생 npn 바이폴라 트랜지스터의 온 동작을 억제할 수 있다. 즉, 소스 영역(SR)과 채널 영역(CH)이 동일 전위로 전기적으로 접속되어 있다고 하는 것은, 기생 npn 바이폴라 트랜지스터의 이미터 영역과 베이스 영역 사이에 전위차가 생기지 않는 것을 의미하고, 이에 의해, 기생 npn 바이폴라 트랜지스터의 온 동작을 억제할 수 있다.
소스 전극(SE) 상에는, 소스 전극(SE)을 부분적으로 덮도록, 표면 보호막(PAS)이 배치되어 있다. 표면 보호막(PAS)으로서는, 예를 들어, 산화 실리콘막을 사용할 수 있다. 소스 전극(SE)의 일부 영역은, 표면 보호막(PAS)으로부터 노출되어 있다. 또한, 반도체 기판(1S)의 이면[에피택셜층(EPS)이 형성된 주면과 반대측의 면]에는, 금속막을 포함하는 드레인 전극(DE)이 배치되어 있다.
(2) 중간 영역(TR)의 구조
도 2에 도시하는 바와 같이, 중간 영역(TR)에는 게이트 인출부(GPU), 게이트 인출 전극(GPE), 소스 인출 영역(SPR) 및 소스 인출 전극(SPE)이 형성되어 있다.
게이트 인출부(GPU) 및 게이트 인출 전극(GPE)은 반도체 기판(1S) 상의 에피택셜층(EPS) 상에 배치되어 있다. 소스 인출 영역(SPR)은 에피택셜층(EPS)의 상부에 배치되어 있다.
이 중간 영역(TR)에 있어서도, p형 칼럼 영역(PC2)과 n형 칼럼 영역(NC2)이 주기적으로 배치되어 있다. 다시 말하면, 도 3에 도시하는 바와 같이, 라인 형상의 p형 칼럼 영역(PC2)과 라인 형상의 n형 칼럼 영역(NC2)이 교대로 배치된 직사각형 영역 중, 중앙부의 셀 영역(CR)의 외주 영역이 중간 영역(TR)으로 된다. 이로 인해, 중간 영역(TR)의 Y 방향으로 연장되는 변(도 3의 좌우의 변)을 따라서는, 라인 형상의 p형 칼럼 영역(PC2)과 라인 형상의 n형 칼럼 영역(NC2)이 교대로 배치되어 있다. 또한, 중간 영역(TR)의 X 방향으로 연장되는 변(도 3의 상하의 변)을 따라서는, 셀 영역(CR)으로부터 연장되는 라인 형상의 p형 칼럼 영역(PC2)과 라인 형상의 n형 칼럼 영역(NC2)의 각각의 단부가 교대로 배치되게 된다.
이와 같이, 중간 영역(TR)에 있어서의 p형 칼럼 영역(PC2)과 n형 칼럼 영역(NC2)이 주기적으로 배치된 구조체[에피택셜층(EPS)]는, 셀 영역(CR)에 있어서의 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체[에피택셜층(EPS)]와 마찬가지의 구성이다.
게이트 인출부(GPU)는 에피택셜층(EPS)에 게이트 절연막(GOX)을 개재해서 배치되어 있다. 이 게이트 인출부(GPU)의 하방에도, 채널 영역(CH)이 배치되어 있다. 그리고, 이 게이트 인출부(GPU)의 상면 및 양측의 측벽을 덮도록 층간 절연막(IL)이 배치되어 있고, 이 층간 절연막(IL)의 일부에 게이트 인출부(GPU)의 상면의 일부를 노출시키는 개구부가 형성되어 있다. 또한, 게이트 인출부(GPU)로서는 게이트 전극(GE)과 마찬가지로, 예를 들어, 다결정 실리콘막을 사용할 수 있다.
그리고, 개구부 내를 포함하는 층간 절연막(IL) 상에, 게이트 인출 전극(GPE)이 배치되어 있다. 게이트 인출 전극(GPE)으로서는, 소스 전극(SE)과 마찬가지로, 예를 들어, 티타늄 텅스텐막을 포함하는 배리어 도체막과 그 상부의 알루미늄막을 포함하는 주도체막의 적층막을 사용할 수 있다.
여기서, 게이트 인출부(GPU)는, 복수의 게이트 전극(GE)과 전기적으로 접속되어 있고, 게이트 인출 전극(GPE)에 인가된 게이트 전압은 게이트 인출부(GPU)를 통하여, 복수의 게이트 전극(GE)의 각각에 인가된다.
에피택셜층(EPS)의 상부에는, 셀 영역(CR)으로부터 연장되는 채널 영역(CH)이 형성되어 있다. 이 채널 영역(CH)에 내포되도록 소스 인출 영역(SPR)이 배치되어 있다. 소스 인출 영역(SPR)은 소스 영역(SR)과 마찬가지로, 예를 들어, 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 반도체 영역으로 구성되어 있다.
상기 채널 영역(CH) 상을 덮도록, 에피택셜층(EPS)의 상면 상에 층간 절연막(IL)이 배치되어 있고, 이 층간 절연막(IL)에는 소스 인출 영역(SPR)을 노출시키도록 개구부가 형성되어 있다.
그리고, 개구부 내를 포함하는 층간 절연막(IL) 상에, 소스 인출 전극(SPE)이 배치되어 있다. 소스 인출 전극(SPE)으로서는 소스 전극(SE)과 마찬가지로, 예를 들어, 티타늄 텅스텐막을 포함하는 배리어 도체막과 그 상부의 알루미늄막을 포함하는 주도체막과의 적층막을 사용할 수 있다.
중간 영역(TR)에 있어서도, 게이트 인출 전극(GPE) 및 소스 인출 전극(SPE)을 부분적으로 덮도록, 산화 실리콘막을 포함하는 표면 보호막(PAS)이 배치되어 있고, 게이트 인출 전극(GPE)의 일부 영역 및 소스 인출 전극(SPE)의 일부 영역은 표면 보호막(PAS)으로부터 노출되어 있다.
(3) 주변 영역(PER)의 구조
도 2에 도시하는 바와 같이, 주변 영역(PER)에는 필드 플레이트 전극(전극, 더미 전극이라고도 함)(FFP)이 형성되어 있다.
필드 플레이트 전극(FFP)은 반도체 기판(1S) 상의 에피택셜층(EPS) 상에 배치되어 있다.
이 주변 영역(PER)에 있어서도, p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)이 주기적으로 배치되어 있다. 도 3에 도시하는 바와 같이, 라인 형상의 p형 칼럼 영역(PC1)과 라인 형상의 n형 칼럼 영역(NC1)이 교대로 배치된 직사각형 영역[셀 영역(CR) 및 중간 영역(TR)]의 외주 영역이 주변 영역(PER)으로 된다. 그리고, 주변 영역(PER)의 Y 방향으로 연장되는 변(도 3의 좌우의 변)을 따라서는, Y 방향으로 연장되는 라인 형상의 p형 칼럼 영역(PC3)과 라인 형상의 n형 칼럼 영역(NC3)이 교대로 배치되어 있다. 또한, 중간 영역(TR)의 X 방향으로 연장되는 변(도 3의 상하의 변)을 따라서는, X 방향으로 연장되는 라인 형상의 p형 칼럼 영역(PC3)과 라인 형상의 n형 칼럼 영역(NC3)이 교대로 배치되어 있다.
또한, 이 주변 영역(PER)의 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)[에피택셜층(EPS)]은, 셀 영역(CR)이나 중간 영역(TR)의 p형 칼럼 영역(PC3)이나 n형 칼럼 영역(NC3)의 폭과 동일하게 되도록 설계되어 있다.
이와 같은, 주변 영역(PER)의 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)[에피택셜층(EPS)] 상에, 필드 플레이트 전극(FFP)이 형성되어 있다(도 2). 필드 플레이트 전극(FFP)으로서는 게이트 전극(GE)과 마찬가지로, 예를 들어, 다결정 실리콘막을 사용할 수 있다. 필드 플레이트 전극(FFP) 상은, 층간 절연막(IL)에 의해 덮여져 있다. 층간 절연막(IL) 상에는, 산화 실리콘막으로 이루어지는 표면 보호막(PAS)이 배치되어 있다. 이와 같이, 필드 플레이트 전극(FFP)을 설치함으로써, 전계 집중을 완화하여, 내압을 향상시킬 수 있다.
필드 플레이트 전극(FFP)은, 예를 들어, p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)의 경계 상방에 배치되고, p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)과 마찬가지로, 라인 형상으로 배치된다.
상술한 바와 같은 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체(슈퍼 정션 구조)의 주표면에, 파워 MOSFET를 배치함으로써, 고내압을 확보하면서, 온 저항을 저감할 수 있다.
예를 들어, 슈퍼 정션 구조를 채용하지 않고, n형의 에피택셜층의 주표면에 파워 MOSFET를 배치한 경우는, 에피택셜층의 불순물 농도를 낮게 하고, 에피택셜층에 형성되는 공핍층을 연장시킴으로써, 내압을 확보할 필요가 있다.
따라서, 고내압을 실현하기 위해서는, 저불순물 농도의 에피택셜층의 두께를 두껍게 할 필요가 있다. 한편, 저불순물 농도의 에피택셜층을 두껍게 하면, 파워 MOSFET의 온 저항이 높아진다. 즉, 파워 MOSFET에 있어서는, 내압의 향상과 온 저항의 저감은 트레이드 오프의 관계에 있다.
이에 대해, p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체(슈퍼 정션 구조)의 주표면에, 파워 MOSFET를 배치한 경우에는, p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)과의 경계 영역, 즉, 세로 방향(Z 방향)으로 연장되는 pn 접합으로부터, 가로 방향으로 공핍층이 연장된다. 이로 인해, 슈퍼 정션 구조의 파워 MOSFET에서는, 온 저항의 저감 때문에, 전류 통로가 되는 n형 칼럼 영역(NC1)의 불순물 농도를 높게 해도, 세로 방향(Z 방향)으로 연장되는 pn 접합으로부터 가로 방향으로 공핍층이 확대되므로, 내압을 확보할 수 있다.
이와 같이, p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조를 채용함으로써, 고내압을 확보하면서, 온 저항을 저감할 수 있다.
또한, 셀 영역(CR)뿐만 아니라, 중간 영역(TR) 및 주변 영역(PER)에 있어서도, p형 칼럼 영역(PC2, PC3)과 n형 칼럼 영역(NC2, NC3)을 주기적으로 배치함으로써, 셀 영역(CR)을 둘러싸도록 공핍층이 확대되므로, 더욱 내압을 향상시킬 수 있다.
(4) 각 영역의 p형 칼럼 영역(PC1, PC2, PC3)의 깊이
여기서, 본 실시 형태에 있어서는, 셀 영역(CR)의 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체(슈퍼 정션 구조)의 하방에, 카운터 도프 영역(CD)이 형성되어 있다. 이로 인해, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 아래(밑)에 있어서는, p형 불순물이 상쇄되고, 실효적인 p형 불순물 농도가 낮게 되어 있다. 따라서, 셀 영역(CR)에 있어서는, p형 칼럼 영역(PC1)의 깊이가 작게 되어 있다. 바꿔 말하면, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(Z 방향의 치수, TCR)는, 중간 영역(TR)의 p형 칼럼 영역(PC2)의 깊이(Z 방향의 치수, TTR)보다 작게 되어 있다(얕게 되어 있음, TCR<TTR). 또한, 주변 영역(PER)의 p형 칼럼 영역(PC3)의 깊이(Z 방향의 치수, TPER)는, 중간 영역(TR)의 p형 칼럼 영역(PC2)의 깊이(Z 방향의 치수, TTR)와 동일 정도이다. 또한, 셀 영역(CR)의 n형 칼럼 영역(NC1)의 깊이(Z 방향의 치수), 중간 영역(TR)의 n형 칼럼 영역(NC2)의 깊이(Z 방향의 치수) 및 주변 영역(PER)의 n형 칼럼 영역(NC3)의 깊이(Z 방향의 치수)는 동일 정도이다.
여기서, p형 칼럼 영역의 깊이란, p형의 불순물 영역의 깊이를 말한다. 예를 들어, p형의 불순물의 농도가, 1.0×1015/㎤(1E15/㎤) 이상의 영역을 말한다. 또한, p형 칼럼 영역의 깊이의 기점은, 예를 들어, p형 칼럼 영역과 n형 칼럼 영역이 주기적으로 배치된 구조체[에피택셜층(EPS)]의 표면이다.
이와 같이, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(TCR)를, 중간 영역(TR)의 p형 칼럼 영역(PC2)의 깊이(TTR)보다 작게 함으로써(TCR<TTR), 애벌란시 내량을 향상시킬 수 있다.
애벌란시 내량이란, 애벌란시 항복 현상에 기인해서 파괴에 이르기까지에 흐르는 애벌란시 전류의 허용 전류량을 나타내는 것이다. 반도체 장치에는 전원 전압 이상의 전압이 인가되고, 이 전압이 애벌란시 항복 전압을 초과하면, 반도체 장치에 애벌란시 항복 현상이 생긴다. 이때에, 반도체 장치에 흐르는 전류를 애벌란시 전류라고 하고, 이 애벌란시 전류가, 파워 반도체 소자의 애벌란시 내량(허용 전류량)을 초과하면, 반도체 장치가 파괴되어 버린다.
동일한 애벌란시 전류가 흐른 경우에서도, 애벌란시 전류의 국소적인 전류 집중이 생긴 경우에는, 파괴에 이르는 애벌란시 전류가 작게 되어, 결국 애벌란시 내량이 저하되어 버린다.
이에 대해, 본 실시 형태에 있어서는, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(TCR)를, 중간 영역(TR)의 p형 칼럼 영역(PC2)의 깊이(TTR)보다 작게 함으로써(TCR<TTR), 애벌란시 전류의 국소적인 전류 집중을 완화(회피)할 수 있어, 애벌란시 내량을 향상시킬 수 있다. 애벌란시 내량의 향상에 대해서는, 추후에 상세하게 설명한다.
또한, 셀 영역(CR), 중간 영역(TR) 및 주변 영역(PER)에 형성되는 부재는 상기의 것에 한정되지 않고, 다른 부재를 배치해도 된다. 예를 들어, 주변 영역(PER)의 p형 칼럼 영역(PC3) 외에, 가드 링 등을 설치해도 된다.
[제법 설명]
계속해서, 도 4 내지 도 21을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 본 실시 형태의 반도체 장치의 구성을 보다 명확하게 한다. 도 4 내지 도 21은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도 또는 평면도이다. 본 실시 형태의 반도체 장치는, 소위 「트렌치 필법」이라고 불리는 방법을 사용해서 제조된다.
먼저, 도 4에 도시하는 바와 같이, 주면(표면, 상면) 상에 n형 반도체층으로 이루어지는 에피택셜층(EPI)을 형성한 반도체 기판(1S)을 준비한다. 예를 들어 반도체 기판(1S)은, 인(P) 또는 비소(As) 등의 n형 불순물을 단결정 실리콘에 도입함으로써 형성되어 있다. 또한, 에피택셜층(EPI)의 n형 불순물 농도는, 예를 들어, 3.4×1015/㎤ 정도이고, 에피택셜층(EPI)의 두께는, 예를 들어, 40㎛ 내지 60㎛ 정도이다.
계속해서, 도 5에 도시하는 바와 같이, 에피택셜층(EPI) 상에 포토레지스트막(PR)을 형성하고, 노광, 현상한다. 이에 의해, 에피택셜층(EPI) 상의 n형 칼럼 영역(NC1, NC3)의 형성 영역에 포토레지스트막(PR)이 형성된다. 다시 말하면, p형 칼럼 영역(PC1, PC3)의 형성 영역의 에피택셜층(EPI)이 노출된다. 또한, 셀 영역(CR)[중간 영역(TR)을 포함함]과 주변 영역(PER)의 노광(레티클의 전사)은, 한번에 행해도 되지만, 영역마다 개별로 행해도 된다.
계속해서, 포토레지스트막(PR)을 마스크로 하여 에피택셜층(EPI)을 에칭한다. 이에 의해, p형 칼럼 영역(PC1, PC2, PC3)의 형성 영역의 에피택셜층(EPI)이 제거되고, 홈(트렌치라고도 함, DT1, DT2, DT3)이 형성된다. 계속해서, 도 6에 도시하는 바와 같이, 포토레지스트막(PR)을 애싱 등에 의해 제거한다. 이와 같이, 노광, 현상에 의해 원하는 형상으로 가공한 포토레지스트막, 또는, 하드 마스크막 등을 마스크로 하여, 에칭을 행함으로써, 하층의 막을 원하는 형상으로 가공하는 것을 패터닝이라고 한다.
여기서, 도 6 및 도 7에 도시하는 바와 같이, 셀 영역(CR)의 에피택셜층(EPI)에 형성된 홈을 DT1로, 중간 영역(TR)의 에피택셜층(EPI)에 형성된 홈을 DT2로, 주변 영역(PER)의 에피택셜층(EPI)에 형성된 홈을 DT3으로 한다. 홈(DT1) 및 홈(DT2)은 Y 방향으로 연장되는 라인 형상이며, 홈(DT3)은 Y 방향 또는 X 방향으로 연장되는 라인 형상이다(도 7).
예를 들어, 홈(DT1), 홈(DT2) 및 홈(DT3)의 폭(X 방향 또는 Y 방향의 치수) 및 깊이(Z 방향의 치수)는, 각각, 2 내지 5㎛, 40 내지 60㎛ 정도이다. 그리고, 이 홈(DT1), 홈(DT2) 및 홈(DT3)의 사이에 잔존하는 에피택셜층(EPI)이, 라인 형상의 n형 칼럼 영역(NC1, NC2, NC3)으로 된다. 예를 들어, n형 칼럼 영역(NC1, NC2, NC3)의 폭(X 방향의 치수)은, 2 내지 5㎛ 정도이다. 또한, n형 칼럼 영역(NC1, NC2, NC3)의 깊이(Z 방향의 치수)는, 40 내지 60㎛ 정도이다.
계속해서, 도 8에 도시하는 바와 같이, 매립 에피택셜 성장법에 의해, 홈(DT1, DT2, DT3)의 내부 및 에피택셜층(EPI) 상에, p형의 에피택셜층(EP)을 형성한다. 즉, p형 불순물을 도입하면서 에피택셜층을 성장시킨다. 이때, 홈(DT1, DT2, DT3)의 저면, 측벽(측면)으로부터 에피택셜층(EP)이 성장하고, 홈(DT1, DT2, DT3)의 내부가 매립된다. 또한, 홈 사이에 위치하는 에피택셜층(EPI) 상이나, 홈(DT1, DT2, DT3)이 매립된 후의 상부에도 에피택셜층(EP)이 성장한다. p형의 에피택셜층(EP)의 p형 불순물 농도는, 예를 들어, 3.0×1015/㎤ 정도이다.
계속해서, 도 9에 도시하는 바와 같이, 홈(DT1, DT2, DT3) 상부의 에피택셜층(EP)을, CMP(Chemical Mechanical Polishing:화학적 기계적 연마)법 등을 사용해서 제거함으로써, 홈(DT1, DT2, DT3)의 내부에 에피택셜층(EP)을 매립한다. 이에 의해, 라인 형상의 p형 칼럼 영역(PC1, PC2, PC3)이 형성된다. 또한, 다시 말하면, 복수의 p형 칼럼 영역(PC1, PC2, PC3)과, 복수의 n형 칼럼 영역(NC1, NC2, NC3)을 포함하는 에피택셜층(EPS)이 형성된다.
이상의 공정에 의해, 셀 영역(CR) 및 중간 영역(TR)에 있어서는, Y 방향으로 연장되는 라인 형상의 p형 칼럼 영역(PC1)과 Y 방향으로 연장되는 라인 형상의 n형 칼럼 영역(NC1)이 X 방향으로 교대로 주기적으로 배치된 구조체가 형성된다. 또한, 주변 영역(PER)에 있어서는, Y 방향으로 연장되는 라인 형상의 p형 칼럼 영역(PC1)과 Y 방향으로 연장되는 라인 형상의 n형 칼럼 영역(NC1)이 X 방향으로 교대로 주기적으로 배치된 구조체가 형성되고, X 방향으로 연장되는 라인 형상의 p형 칼럼 영역(PC3)과 X 방향으로 연장되는 라인 형상의 n형 칼럼 영역(NC3)이 Y 방향으로 교대로 주기적으로 배치된 구조체가 형성된다(도 10).
계속해서, 에피택셜층(EPS)의 주표면에, 파워 MOSFET, 게이트 인출부(GPU), 게이트 인출 전극(GPE), 소스 인출 영역(SPR), 소스 인출 전극(SPE) 및 필드 플레이트 전극(FFP) 등을 형성한다.
예를 들어, 도 11에 도시하는 바와 같이, 채널 영역(CH)을 형성한다. 예를 들어, 포토리소그래피 기술 및 에칭 기술을 사용해서, 채널 영역(CH)의 형성 영역에 개구부를 갖는 마스크막을 형성한다. 계속해서, 이 마스크막을 마스크로 하여, 불순물 이온을 주입함으로써, 채널 영역(CH)을 형성한다. 예를 들어, 불순물 이온으로서, 붕소(B) 등의 p형 불순물 이온을 주입한다. 이에 의해, 채널 영역(CH)으로 되는 p형 반도체 영역을 형성할 수 있다.
계속해서, 상기 마스크막을 제거하고, 에피택셜층(EPS) 상에 게이트 절연막(GOX)을 형성하고, 또한, 이 게이트 절연막(GOX) 상에 도체막(PF1)을 형성한다. 예를 들어, 에피택셜층(EPS)의 표면을 열 산화함으로써, 게이트 절연막(GOX)으로서 산화 실리콘막을 형성한다. 계속해서, 산화 실리콘막 상에, CVD법 등을 사용해서, 다결정 실리콘막을 퇴적한다. 게이트 절연막(GOX)으로서는, 상기 산화 실리콘막 대신에, 산화 하프늄막 등의 산화 실리콘막보다도 유전율이 높은 고유전율막을 사용해도 된다. 또한, CVD법 등에 의해 게이트 절연막(GOX)을 형성해도 된다.
계속해서, 도 12에 도시하는 바와 같이, n형 칼럼 영역(NC1) 상에, 게이트 전극(GE)을 형성한다. 또한, 중간 영역(TR)에, 게이트 인출부(GPU)를 형성한다. 또한, p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)과의 pn 접합 상에, 필드 플레이트 전극(FFP)을 형성한다. 예를 들어, 도체막(PF1) 상에, 게이트 전극(GE)의 형성 영역, 게이트 인출부(GPU)의 형성 영역 및 필드 플레이트 전극(FFP)의 형성 영역을 덮는 포토레지스트막을 형성하고, 이 포토레지스트막을 마스크로 하여, 도체막(PF1)을 에칭한다. 이에 의해, 게이트 전극(GE) 및 필드 플레이트 전극(FFP)을 형성한다. 예를 들어, 도 13에 도시하는 바와 같이, 게이트 전극(GE)은 p형 칼럼 영역(PC1)과 마찬가지로 라인 형상으로 형성되고, 게이트 인출부(GPU)는, 복수의 게이트 전극(GE)과 전기적으로 접속되도록 형성된다. 또한, 필드 플레이트 전극(FFP)은 p형 칼럼 영역(PC3)과 마찬가지로 라인 형상으로 형성된다.
계속해서, 도 14에 도시하는 바와 같이, 소스 영역(SR) 및 소스 인출 영역(SPR)을 형성한다. 예를 들어, 주변 영역(PER) 및 중간 영역(TR)의 소스 인출 영역(SPR)의 형성 영역 이외의 영역을 포토레지스트막(도시하지 않음)으로 덮고, 이 포토레지스트막 및 셀 영역(CR)의 게이트 전극(GE)을 마스크로 하여, n형 불순물 이온을 주입한다. 예를 들어, 불순물 이온으로서, 인(P) 또는 비소(As) 등의 n형 불순물 이온을 주입한다. 이에 의해, 셀 영역(CR)의 게이트 전극(GE) 사이에 소스 영역(SR)으로 되는 n형 반도체 영역을 형성할 수 있다. 또한, 중간 영역(TR)에 소스 인출 영역(SPR)으로 되는 n형 반도체 영역을 형성할 수 있다. 셀 영역(CR)에 형성된 복수의 소스 영역(SR)은, 중간 영역(TR)에 형성된 소스 인출 영역(SPR)과 전기적으로 접속되어 있다.
계속해서, 게이트 전극(GE), 게이트 인출부(GPU) 및 필드 플레이트 전극(FFP)을 덮는 층간 절연막(IL)을 형성한다. 예를 들어, 게이트 전극(GE) 등의 상에, CVD법에 의해, 산화 실리콘막을 퇴적한다. 계속해서, 층간 절연막(IL) 상에, 바디 콘택트 영역(BC)의 형성 영역, 게이트 인출부(GPU) 상 및 소스 인출 영역(SPR) 상에 개구부를 갖는 포토레지스트막(도시하지 않음)을 형성한다. 계속해서, 이 포토레지스트막을 마스크로 하여, 셀 영역(CR)의 인접하는 게이트 전극(GE) 사이에 위치하는 소스 영역(SR) 상의 층간 절연막(IL)을 에칭함으로써, 개구부를 형성한다. 이때, 개구부의 저부가 에피택셜층(EPS)의 표면보다 낮게 되도록 오버 에칭을 행한다. 이에 의해, 개구부의 저부 측벽으로부터 소스 영역(SR)이 노출된다. 또한, 중간 영역(TR)의 게이트 인출부(GPU) 상 및 소스 인출 영역(SPR)의 층간 절연막(IL)을 에칭함으로써, 개구부를 형성한다.
계속해서, 중간 영역(TR) 및 주변 영역(PER)을 덮는 포토레지스트막을 형성하고, 이 포토레지스트막 및 층간 절연막(IL)을 마스크로 하여 불순물 이온을 주입함으로써 바디 콘택트 영역(BC)을 형성한다. 예를 들어, 불순물 이온으로서, 붕소(B) 등의 p형 불순물 이온을 주입한다. 이에 의해, 바디 콘택트 영역(BC)으로 되는 p형 반도체 영역을 형성할 수 있다. 바디 콘택트 영역(BC)은 소스 영역(SR)의 중앙부에 위치하고, 그 저부는 채널 영역(CH)에 도달하고 있다. 그리고, 바디 콘택트 영역(BC)의 불순물 농도는 채널 영역(CH)의 불순물 농도보다도 높다.
계속해서, 도 15 및 도 16에 도시하는 바와 같이, 소스 전극(SE), 게이트 인출 전극(GPE) 및 소스 인출 전극(SPE)을 형성한다. 예를 들어, 바디 콘택트 영역(BC), 게이트 인출부(GPU) 및 소스 인출 영역(SPR) 상을 포함하는 층간 절연막(IL) 상에 금속막을 형성한다. 예를 들어, 티타늄 텅스텐막과 그 상부의 알루미늄막과의 적층막을 스퍼터링법 등에 의해 형성한다. 계속해서, 금속막을 패터닝함으로써, 소스 전극(SE), 게이트 인출 전극(GPE) 및 소스 인출 전극(SPE)을 형성한다. 셀 영역(CR)의 소스 전극(SE)은 소스 영역(SR)과 바디 콘택트 영역(BC)에 전기적으로 접속된다. 중간 영역(TR)의 게이트 인출 전극(GPE)은 게이트 인출부(GPU)와 전기적으로 접속된다. 또한, 중간 영역(TR)의 소스 인출 전극(SPE)은 소스 인출 영역(SPR)과 전기적으로 접속된다.
계속해서, 도 17에 도시하는 바와 같이, 소스 전극(SE), 게이트 인출 전극(GPE) 및 소스 인출 전극(SPE)을 덮도록 표면 보호막(PAS)을 형성한다. 예를 들어, 소스 전극(SE), 게이트 인출 전극(GPE) 및 소스 인출 전극(SPE) 등의 상에, CVD법에 의해, 산화 실리콘막을 퇴적한다. 그리고, 표면 보호막(PAS)을 패터닝함으로써, 소스 전극(SE)의 일부 영역과, 게이트 인출 전극(GPE)의 일부 영역과, 소스 인출 전극(SPE)의 일부 영역을 노출시킨다. 이 노출부가, 외부 접속 영역(예를 들어, 게이트 패드, 소스 패드)으로 된다.
계속해서, 도 18에 도시하는 바와 같이, 반도체 기판(1S)의 주면과 반대측(홈의 저부측)인 이면을 상면으로 하고, 반도체 기판(1S)의 이면을 연삭한다. 예를 들어, 반도체 기판(1S)과 에피택셜층(EPS)과의 두께의 합이, 50 내지 60㎛ 정도가 되도록 반도체 기판(1S)의 이면을 연삭하고, 반도체 기판(1S)을 박막화한다. 이 연삭에 의해, 반도체 기판(1S)의 이면과 홈(DT1, DT2, DT3)의 저면과의 거리가, 예를 들어, 3 내지 5㎛ 정도가 된다.
계속해서, 도 19에 도시하는 바와 같이, 반도체 기판(1S)의 이면의 전체면에, n형 불순물 이온을 주입함으로써, n형 반도체 영역(저저항 영역)(LR)을 형성한다. 이와 같이, n형 반도체 영역(LR)을 형성함으로써, 후술하는 드레인 전극(DE)과 n형 칼럼 영역(NC1, NC2, NC3)과의 접속 저항을 저감할 수 있다. 이 n형 반도체 영역(저저항 영역)(LR)은 반도체 기판(1S)의 이면으로부터, 홈(DT1, DT2, DT3)의 저부까지 연장되고, 그 n형 불순물 농도는, 예를 들어, 1.0×1016/㎤ 정도이고, 그 두께는, 예를 들어, 1 내지 2㎛ 정도이다.
계속해서, 도 20에 도시하는 바와 같이, 중간 영역(TR) 및 주변 영역(PER)의 상방에 배치된 차폐 마스크(차폐판이라고도 함)(M)를 통하여, 셀 영역(CR)에, n형 불순물 이온을 주입한다(이면 선택 주입). 이에 의해, 카운터 도프 영역(CD)을 형성한다. 바꿔 말하면, 홈(DT1) 중의 p형의 에피택셜층[p형의 칼럼 영역(PC1)]의 하부에, n형 불순물 이온을 주입한다. 차폐 마스크(M)는 반도체 기판(1S)의 상방에, 공간을 두고 배치된다. 다시 말하면, 차폐 마스크(M)는 이온 주입 장치의 이온 발생원과 반도체 기판(1S) 사이에 배치된다. 계속해서, n형 반도체 영역(LR) 및 카운터 도프 영역(CD) 중의 불순물 이온을 활성화한다. 예를 들어, 레이저 어닐에 의해 불순물 이온을 활성화한다. 레이저 어닐은, 예를 들어, 깊이(두께) 2㎛의 범위가 1000℃로 되는 조건에 의해 행해진다.
이 카운터 도프 영역(CD)은 홈(DT1, DT2, DT3)의 저부로부터 반도체 기판(1S)의 표면 방향으로 연장되고, 주입되는 n형 불순물 농도는, 예를 들어, 1.0×1016/㎠ 정도이고, 그 두께는, 예를 들어, 2㎛ 정도이다. 또한, n형 불순물은 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체[에피택셜층(EPS)]에 있어서, 반도체 기판(1S)의 이면측에 주입된다. 이로 인해, p형 칼럼 영역(PC1)의 반도체 기판(1S)의 이면측에 있어서는, n형 불순물의 주입에 의해 p형 불순물이 상쇄되고, 실행적인 p형 불순물의 농도가 저하된다. 예를 들어, n형 불순물을 1.0×1016/㎠ 정도 주입하면, 3E15 내지 5E15/㎤ 정도의 p형 불순물은 극성 반전한다. 한편, n형 칼럼 영역(NC1)의 반도체 기판(1S)의 이면측에 있어서는, n형 불순물의 주입에 의해 n형 불순물이 증가한다. 예를 들어, n형 불순물을 1.0×1016/㎠ 정도 주입하면, n형 불순물 농도는 1.0×1022/㎤(1E22/㎤) 정도가 된다.
또한, p형 칼럼 영역(PC1)의 반도체 기판(1S)의 이면측에 있어서는, n형 불순물의 주입에 의해 p형 불순물이 상쇄된다. 이것은, p형 칼럼 영역(PC1)의 깊이(Z 방향의 치수)가, 카운터 도프 영역(CD)의 두께 분만큼 작아진 것으로 간주할 수 있다(도 2의 TCR 참조). 따라서, 슈퍼 정션 구조로서 기능하는 p형 칼럼 영역(PC1)의 깊이(Z 방향의 치수)가, 카운터 도프 영역(CD)의 두께 분만큼 작게 된 것으로 간주할 수 있다(도 2의 TCR 참조). 이와 같이, 카운터 도프 영역(CD)을 형성함으로써, 셀 영역(CR)의 칼럼 영역의 깊이(Z 방향의 치수, TCR)를 작게 할 수 있다.
계속해서, 도 21에 도시하는 바와 같이, 반도체 기판(1S)의 이면에, 드레인 전극(DE)을 형성한다. 예를 들어, 반도체 기판(1S)의 이면측을 상면으로 하고, 금속막을 스퍼터링법 또는 증착법에 의해 형성한다. 이에 의해, 금속막을 포함하는 드레인 전극(DE)을 형성할 수 있다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 형성할 수 있다.
본 실시 형태와 같이, 트렌치 필법을 사용해서, p형 칼럼 영역(PC1, PC2, PC3) 및 n형 칼럼 영역(NC1, NC2, NC3)을 형성한 경우에는, 「멀티 에피택셜법」과 비교하여, p형 칼럼 영역과 n형 칼럼 영역과의 간격을 보다 좁게 할 수 있다. 이에 의해, 온 저항을 저감하고, 내압을 향상시킬 수 있다. 또한, 「트렌치 필법」에 의하면, 「멀티 에피택셜법」보다 스루풋의 점에서도 유리하다.
또한, 본 실시 형태에 있어서는, 카운터 도프 영역(CD)을 형성하였으므로, 셀 영역(CR)의 칼럼 영역의 깊이(Z 방향의 치수, TCR)를 작게 할 수 있다. 구체적으로는, 셀 영역(CR)의 칼럼 영역의 깊이(TCR)를, 중간 영역(TR)의 칼럼 영역의 깊이(TTR)보다 작게 할 수 있다(TCR<TTR). 다시 말하면, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(TCR)를, 중간 영역(TR)의 p형 칼럼 영역(PC2)의 깊이(TTR)보다 작게 할 수 있다(TCR<TTR). 이와 같이, 셀 영역(CR)의 칼럼 영역의 깊이(TCR)를 작게 함으로써, 애벌란시 전류의 국소적인 전류 집중을 완화(회피)할 수 있어, 애벌란시 내량을 향상시킬 수 있다.
즉, 본 실시 형태에 있어서는, 셀 영역(CR)의 칼럼 영역의 깊이(TCR)를, 중간 영역(TR)의 칼럼 영역의 깊이(TTR)보다 작게 하고 있다. 일반적으로, 내압(VB)은 칼럼 영역의 깊이(칼럼 두께라고도 함)(T)에 비례한다. 따라서, 셀 영역(CR)의 칼럼 영역의 깊이(TCR)를, 중간 영역(TR)의 칼럼 영역의 깊이(TTR)보다 작게 함으로써, 셀 영역(CR)의 내압은 중간 영역(TR)의 내압보다 낮아진다.
여기서, 셀 영역(CR)은 소스 전극(SE)과 소스 영역(SR)이, 복수의 접속부(전술한 콘택트 홀)를 통하여 접속되어 있다(도 2 참조). 예를 들어, 도 3에 도시하는 p형 칼럼 영역(PC1)과 도 16에 도시하는 소스 전극(SE)과의 겹침 영역에 상기 복수의 접속부가 설치된다. 이와 같이, 셀 영역(CR)에 있어서는, 애벌란시 전류가 발생해도 전류가 분산되어 흐르기 쉽다. 한편, 중간 영역(TR)에 있어서는, 전류가 흐르는 경로나 그 면적이 적어, 국소적인 전류 집중이 생기기 쉽다. 따라서, 셀 영역(CR)과 중간 영역(TR)에, 동일한 애벌란시 전류가 흐른 경우에서도, 셀 영역(CR)에 있어서는, 파괴에 이르지 않고, 중간 영역(TR)에 있어서는, 파괴에 이루는 경우가 생길 수 있다. 본 발명자들의 검증에 의하면, 예를 들어, 실제 디바이스의 애벌란시 내량의 평가에 있어서, 애벌란시 내량이 낮은 것은 중간 영역(TR)의 접속부에서의 파괴가 많고, 애벌란시 내량이 높은 것은 셀 영역(CR)에서의 파괴가 많아지는 경향을 확인하고 있다.
따라서, 셀 영역(CR)의 칼럼 영역의 깊이(TCR)를, 중간 영역(TR)의 칼럼 영역의 깊이(TTR)보다 작게 하고, 셀 영역(CR)에서 애벌란시 항복 현상을 우선적으로 발생시킴으로써, 중간 영역(TR)에서의 국소적인 전류 집중 및 그에 수반하는 파괴를 피할 수 있다. 이에 의해, 결과적으로, 애벌란시 내량(반도체 장치가 파괴에 이르는 애벌란시 전류량)을 향상시킬 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 22는 비교예의 반도체 장치에 있어서의 pn 접합의 내압(BVdss)의 차지 밸런스를 나타내는 그래프이다. 종축은 pn 접합의 내압[BVdss,(V)]이며, 횡축은 p형 칼럼 영역의 불순물 농도[P 칼럼 농도,(cm-3)]이다. 도 22에 도시하는 바와 같이, 셀 영역(CR)의 칼럼 영역의 깊이(TCR)와 중간 영역(TR)의 칼럼 영역의 깊이(TTR)가 동일 정도인 비교예의 경우에는, 셀 영역의 pn 접합의 내압(BVdss)이, 중간 영역의 pn 접합의 내압(BVdss)보다도 높게 된다.
이에 대해, 도 23에 도시하는 바와 같이, 사용하는 p형 칼럼 영역의 불순물 농도(예를 들어, 4.2×1015cm-3 이하)에 있어서, 셀 영역의 pn 접합의 내압(BVdss)이, 중간 영역의 pn 접합의 내압(BVdss)보다 작게 되는 것이 바람직하다. 도 23은 반도체 장치에 있어서의 pn 접합의 내압(BVdss)의 이상적인 차지 밸런스를 나타내는 그래프이다.
전술한 바와 같이, 셀 영역(CR)의 칼럼 영역의 깊이(TCR)를, 중간 영역(TR)의 칼럼 영역의 깊이(TTR)보다 작게 하면, 셀 영역의 pn 접합의 내압이, 중간 영역의 pn 접합의 내압보다 작게 된다. 바꿔 말하면, 셀 영역의 애벌란시 항복 전압이, 중간 영역의 애벌란시 항복 전압보다 작게 된다. 이와 같이, 도 23에 도시하는 이상적인 차지 밸런스로 된다. 이에 의해, 전술한 바와 같이, 셀 영역(CR)에서 애벌란시 항복 현상을 우선적으로 발생시킬 수 있어, 중간 영역(TR)에서의 국소적인 전류 집중 및 그에 수반하는 파괴를 피할 수 있다.
또한, 도 22 및 도 23에 도시하는 바와 같이, pn 접합의 내압(BVdss)의 차지 밸런스는 p형 칼럼 영역의 불순물 농도에 의해 변화된다. 따라서, 본 실시 형태의 애벌란시 내량의 향상에 의하면, p형 칼럼 영역의 불순물 농도의 편차에 의한 내압의 저하를 보상할 수 있어, 결과적으로, 제조 시의 프로세스 마진을 넓게 취할 수 있다.
(실시 형태 2)
본 실시 형태에 있어서는, 다양한 응용예에 대해서 설명한다. 또한, 실시 형태 1 등과 마찬가지의 부위에는 동일 또는 관련된 부호를 부여하고, 그 반복된 설명은 생략한다.
(응용예 1)
도 24는, 본 실시 형태의 응용예 1의 반도체 장치의 구성을 도시하는 평면도이며, 도 25는, 본 실시 형태의 응용예 1의 반도체 장치의 구성을 도시하는 단면도이다.
실시 형태 1(도 20)에 있어서는, 셀 영역(CR)의 전체[예를 들어, 도 3에 도시하는 직사각 형상의 셀 영역(CR)의 전체]에, n형 불순물 이온을 주입함으로써, 카운터 도프 영역(CD)을 형성했지만, 도 24에 도시하는 바와 같이, 셀 영역(CR) 중, p형 칼럼 영역(PC1)의 형성 영역에만, n형 불순물 이온을 주입해도 된다. 도 24 중, 짙은 회색으로 나타내는 부분이 n형 불순물 이온의 주입 영역이다. 이 경우, 예를 들어, 셀 영역(CR) 중의 p형 칼럼 영역(PC1)에만 개구부를 갖는 차폐 마스크를 통하여 n형 불순물 이온을 주입한다.
이와 같은 이온 주입 공정에 의하면, 도 25에 도시하는 바와 같이, p형 칼럼 영역(PC1) 아래에만, 카운터 도프 영역(CD)이 형성된다. 이 경우도, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 하방에 있어서, p형 불순물이 상쇄되고, 실효적인 p형 불순물 농도가 낮게 되어 있다. 따라서, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(Z 방향의 치수, TCR)가, 중간 영역(TR)의 p형 칼럼 영역(PC2)의 깊이(Z 방향의 치수, TTR)보다 작게 되고, 실시 형태 1의 경우와 마찬가지의 효과를 발휘할 수 있다.
또한, 카운터 도프 영역(CD)의 구성 및 그 제조 공정 이외는, 실시 형태 1과 마찬가지이므로, 마찬가지의 구성 및 마찬가지의 제조 공정의 설명을 생략한다.
(응용예 2)
도 26은, 본 실시 형태의 응용예 2의 반도체 장치의 구성을 도시하는 평면도이며, 도 27은, 본 실시 형태의 응용예 2의 반도체 장치의 다른 구성을 도시하는 평면도이다.
응용예 1(도 24)에 있어서는, p형 칼럼 영역(PC1)의 모든 형성 영역에, n형 불순물 이온을 주입했지만, p형 칼럼 영역(PC1)의 형성 영역의 일부에 n형 불순물 이온을 주입해도 된다.
도 26 및 도 27 중, 짙은 회색으로 나타내는 부분이 n형 불순물 이온의 주입 영역이다. 예를 들어, 도 26에 도시하는 바와 같이, X 방향으로 소정의 간격을 두고 배치되어 있는 복수의 p형 칼럼 영역(PC1) 중, 1개 간격의 p형 칼럼 영역(PC1)의 형성 영역에만, n형 불순물 이온을 주입해도 된다.
또한, 도 27에 도시하는 바와 같이, 라인 형상(Y 방향으로 긴 변을 갖는 직사각 형상)의 p형 칼럼 영역(PC1) 중, n형 불순물 이온의 주입 영역과 n형 불순물 이온의 비주입 영역을 교대로 형성해도 된다.
이와 같은 경우도, 부분적으로, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(Z 방향의 치수, TCR)를 작게 할 수 있어, 애벌란시 내량(반도체 장치가 파괴에 이르는 애벌란시 전류량)을 향상시킬 수 있다.
또한, n형 불순물 이온의 주입 영역[카운터 도프 영역(CD)]의 구성 및 그 제조 공정 이외는, 실시 형태 1과 마찬가지이므로, 마찬가지의 구성 및 마찬가지의 제조 공정의 설명을 생략한다.
(응용예 3)
도 28은, 본 실시 형태의 응용예 3의 반도체 장치의 구성을 도시하는 단면도이다. 도 28에 도시하는 바와 같이, 카운터 도프 영역(CD)의 두께를 변화시켜도 된다. 여기서는, 셀 영역(CR)의 중앙부로부터 외주부를 향함에 따라서 카운터 도프 영역(CD)의 두께를 작게 하고 있다. 이에 의해, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(Z 방향의 치수, TCR)가, 중간 영역(TR)의 방향으로 향함에 따라서 서서히 커진다.
이와 같은 경우도, 애벌란시 내량(반도체 장치가 파괴에 이르는 애벌란시 전류량)을 향상시킬 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, n형 불순물 이온의 주입 영역[카운터 도프 영역(CD)]의 구성 및 그 제조 공정 이외는, 실시 형태 1과 마찬가지이므로, 마찬가지의 구성 및 마찬가지의 제조 공정의 설명을 생략한다.
(응용예 4)
도 29는, 본 실시 형태의 응용예 4의 반도체 장치의 구성을 도시하는 평면도이다.
실시 형태 1(도 3)에 있어서는, 중간 영역(TR) 및 주변 영역(PER)의 p형 칼럼 영역(PC2, PC3)을, 라인 형상(X 방향 또는 Y 방향으로 긴 변을 갖는 직사각 형상)으로 했지만, 예를 들어, 도 29에 도시하는 바와 같이, p형 칼럼 영역(PC2, PC3)을 스파이럴 형상으로 해도 된다. 스파이럴 형상은, 단일선으로 그려진 형상이다.
즉, 도 29에 도시하는 바와 같이, 중간 영역(TR)에 있어서, 셀 영역(CR)을 구획하는 직사각 형상의 영역의 코너부(기점, 시점)로부터 셀 영역(CR)을 둘러싸도록, 제1 주(turn)째의 p형 칼럼이 배치되고, 이 제1 주째의 p형 칼럼과 연속해서, 제1 주의 p형 칼럼을 둘러싸도록, 제2 주의 p형 칼럼이 배치되어 있다. 또한, 이 제2 주의 p형 칼럼과 연속해서, 제2 주의 p형 칼럼을 둘러싸도록, 제3 주의 p형 칼럼이 배치되어 있다. 이와 같이 제n-1 주의 p형 칼럼을 둘러싸도록, 제n 주의 p형 칼럼이 배치되고, 중간 영역(TR)이, n 주의 스파이럴 형상의 p형 칼럼으로 둘러싸이게 된다. 도 29에 있어서는, 제1 주로부터 제3 주의 p형 칼럼이 도시되어 있다(n=3).
또한, 주변 영역(PER)에 있어서, 중간 영역(TR)을 구획하는 직사각 형상의 영역의 코너부(기점, 시점)로부터 중간 영역(TR)을 둘러싸도록, 제1 주째의 p형 칼럼이 배치되고, 이 제1 주째의 p형 칼럼과 연속해서, 제1 주(周)의 p형 칼럼을 둘러싸도록, 제2 주의 p형 칼럼이 배치되어 있다. 또한, 이 제2 주의 p형 칼럼과 연속해서, 제2 주의 p형 칼럼을 둘러싸도록, 제3 주의 p형 칼럼이 배치되어 있다. 이와 같이 제n-1 주의 p형 칼럼을 둘러싸도록, 제n 주의 p형 칼럼이 배치되고, 중간 영역(TR)이, n 주의 스파이럴 형상의 p형 칼럼으로 둘러싸이게 된다. 도 29에 있어서는, 제1 주로부터 제9 주의 p형 칼럼이 도시되어 있다(n=9).
이와 같이, 중간 영역(TR) 및 주변 영역(PER)의 p형 칼럼 영역(PC2, PC3)을, 스파이럴 형상으로 한 경우라도, 셀 영역(CR)의 p형 칼럼 영역(PC1)의 깊이(Z 방향의 치수, TCR)를, 중간 영역(TR)이나 주변 영역(PER)의 p형 칼럼 영역(PC2, PC3)의 깊이(Z 방향의 치수, TTR, TPER)보다 작게 함으로써, 실시 형태 1의 경우와 마찬가지의 효과를 발휘할 수 있다.
또한, 실시 형태 1에 있어서는, 반도체 기판(1S)의 이면에, n형 불순물 이온을 주입하고, n형 반도체 영역(저저항 영역)(LR)을 형성했지만, 이 공정을 생략해도 된다.
또한, 실시 형태 1에 있어서는, 반도체 기판(1S)이 잔존하도록, 반도체 기판(1S)의 이면을 연삭했지만, 에피택셜층(EPS)이 노출될 때까지 연삭해도 된다. 이 경우, 에피택셜층(EPS)의 노출면에, n형 불순물 이온을 주입하고, n형 반도체 영역(저저항 영역)(LR)을 형성하고, 또한, 그 아래에, 이면 선택 주입에 의해 카운터 도프 영역(CD)을 형성하면 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다. 예를 들어, 응용예 1 내지 4의 구성을 적절히 조합하여, 실시 형태 1에 적용해도 된다.
1S : 반도체 기판
BC : 바디 콘택트 영역
CD : 카운터 도프 영역
CH : 채널 영역
CR : 셀 영역
DE : 드레인 전극
DT1 : 홈
DT2 : 홈
DT3 : 홈
EP : 에피택셜층
EPI : 에피택셜층
EPS : 에피택셜층
FFP : 필드 플레이트 전극
GE : 게이트 전극
GOX : 게이트 절연막
GPE : 게이트 인출 전극
GPU : 게이트 인출부
IL : 층간 절연막
LR : n형 반도체 영역
M : 차폐 마스크
NC1 : n형 칼럼 영역
NC2 : n형 칼럼 영역
NC3 : n형 칼럼 영역
PAS : 표면 보호막
PC1 : p형 칼럼 영역
PC2 : p형 칼럼 영역
PC3 : p형 칼럼 영역
PER : 주변 영역
PF1 : 도체막
PR : 포토레지스트막
SE : 소스 전극
SPE : 소스 인출 전극
SPR : 소스 인출 영역
SR : 소스 영역
TR : 중간 영역

Claims (15)

  1. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 반도체층과,
    상기 제1 영역의 상기 반도체층 중에 형성된 제1 도전형의 복수의 제1 필러 및 상기 제1 도전형과 역도전형인 제2 도전형의 복수의 제2 필러와,
    상기 제1 영역의 상기 반도체층의 상방에 형성된 반도체 소자와,
    상기 제2 영역의 상기 반도체층 중에 형성된 상기 제1 도전형의 복수의 제3 필러 및 상기 제2 도전형의 복수의 제4 필러
    를 갖고,
    상기 제1 필러와 상기 제2 필러는 교대로 배치되고,
    상기 제3 필러와 상기 제4 필러는 교대로 배치되고,
    상기 제1 필러는, 상기 반도체층 중에 형성된 제1 홈 중에 배치되고,
    상기 제3 필러는, 상기 반도체층 중에 형성된 제2 홈 중에 배치되고,
    상기 제1 홈 중의 상기 제1 도전형의 영역의 깊이인 상기 제1 필러의 깊이는, 상기 제2 홈 중의 상기 제1 도전형의 영역의 깊이인 상기 제3 필러의 깊이보다 작은, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 영역의 상기 반도체층의 상방에 형성된 반도체 소자는, 복수의 단위 셀을 갖고,
    상기 단위 셀은,
    상기 제2 필러 상에 게이트 절연막을 개재해서 배치된 게이트 전극과,
    상기 게이트 전극의 한쪽의 측에 위치하는 상기 제1 필러의 상부에 배치된 소스 영역을 갖는, 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 단위 셀의 소스 영역은, 상기 단위 셀의 상방에 배치된 소스 전극과 접속되어 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 영역의 상기 반도체층의 상방에 배치된 게이트 인출부와,
    상기 제2 영역의 상기 반도체층의 상부에 배치된 소스 인출 영역
    을 갖고,
    상기 게이트 인출부는, 상기 게이트 전극과 접속되고,
    상기 소스 인출 영역은, 상기 소스 영역과 접속되어 있는, 반도체 장치.
  5. 제4항에 있어서,
    상기 게이트 인출부와 접속되는 게이트 인출 전극과,
    상기 소스 인출 영역과 접속되는 소스 인출 전극
    을 갖고,
    상기 게이트 인출 전극과, 상기 소스 인출 영역은, 상기 제2 영역에 배치되어 있는, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 영역에서, 상기 제1 필러와 상기 제2 필러가 교대로 배치된 영역 의 아래에, 상기 제2 도전형이 주입된 반도체 영역을 갖는, 반도체 장치.
  7. 제6항에 있어서,
    상기 반도체 영역에서, 상기 제1 필러 아래의 상기 반도체 영역의 상기 제1 도전형의 불순물 농도는, 상기 제1 필러의 상기 제1 도전형의 불순물 농도보다 낮은, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 영역의 애벌란시(avalanche) 항복 전압은, 상기 제2 영역의 애벌란시 항복 전압보다도 낮은, 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 영역을 둘러싸는 제3 영역의 상기 반도체층 중에 형성된 상기 제1 도전형의 복수의 제5 필러 및 상기 제2 도전형의 복수의 제6 필러를 갖고,
    상기 제5 필러는, 상기 반도체층 중에 형성된 제3 홈 중에 배치되고,
    상기 제1 홈 중의 상기 제1 도전형의 영역의 깊이인 상기 제1 필러의 깊이는, 상기 제3 홈 중의 상기 제1 도전형의 영역의 깊이인 상기 제5 필러의 깊이보다 작은, 반도체 장치.
  10. 제9항에 있어서,
    상기 제3 영역의 상기 반도체층 상에 형성된 전극을 갖는, 반도체 장치.
  11. (a) 제1 도전형의 반도체층의 제1 영역에 복수의 제1 홈을 형성하고, 상기 반도체층의 상기 제1 영역을 둘러싸는 제2 영역에 복수의 제2 홈을 형성하는 공정,
    (b) 상기 제1 홈 및 제2 홈 중에, 상기 제1 도전형과 역도전형인 제2 도전형의 반도체를 매립함으로써,
    (b1) 상기 제1 홈 중에 제1 필러를 형성함과 함께, 상기 제1 필러간의 상기 반도체층을 포함하는 제2 필러를 형성하고,
    (b2) 상기 제2 홈 중에 제3 필러를 형성함과 함께, 상기 제3 필러간의 상기 반도체층을 포함하는 제4 필러를 형성하는 공정,
    (c) 상기 제1 영역에, 반도체 소자를 형성하는 공정,
    (d) 상기 제1 홈 중의 상기 제1 필러의 하부에, 상기 제1 도전형의 불순물을 주입하는 공정
    을 갖는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 (d) 공정은, 상기 반도체층의 상기 제1 홈의 저부측을 상면으로 하고, 상기 제2 영역을 마스크로 덮은 상태에서, 상기 제1 도전형의 불순물을 주입하는 공정인, 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 (d) 공정에 의해, 상기 제1 홈 중의 상기 제1 도전형의 영역의 깊이인 상기 제1 필러의 깊이는, 상기 제2 홈 중의 상기 제1 도전형의 영역의 깊이인 상기 제3 필러의 깊이보다 작아지는, 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 (c) 공정은,
    (c1) 상기 제2 필러 상에 게이트 절연막을 개재해서 게이트 전극을 형성하는 공정,
    (c2) 상기 제2 필러의 한쪽의 측에 위치하는 상기 제1 필러의 상부에 소스 영역을 형성하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    (e) 상기 소스 영역과 접속되는 소스 전극을 형성하는 공정을 갖는, 반도체 장치의 제조 방법.
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