CN108428632B - 超结器件的制造方法 - Google Patents
超结器件的制造方法 Download PDFInfo
- Publication number
- CN108428632B CN108428632B CN201710080074.4A CN201710080074A CN108428632B CN 108428632 B CN108428632 B CN 108428632B CN 201710080074 A CN201710080074 A CN 201710080074A CN 108428632 B CN108428632 B CN 108428632B
- Authority
- CN
- China
- Prior art keywords
- type
- region
- polysilicon
- oxide film
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 239000010410 layer Substances 0.000 claims abstract description 100
- 238000000034 method Methods 0.000 claims abstract description 100
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 84
- 229920005591 polysilicon Polymers 0.000 claims abstract description 82
- 230000008569 process Effects 0.000 claims abstract description 68
- 238000001259 photo etching Methods 0.000 claims abstract description 65
- 229910052751 metal Inorganic materials 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 36
- 238000005468 ion implantation Methods 0.000 claims abstract description 34
- 230000001681 protective effect Effects 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 238000002513 implantation Methods 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 36
- 230000007704 transition Effects 0.000 claims description 34
- 238000000206 photolithography Methods 0.000 claims description 19
- 239000004593 Epoxy Substances 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 229910052785 arsenic Inorganic materials 0.000 claims description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000007517 polishing process Methods 0.000 claims description 5
- 238000002347 injection Methods 0.000 abstract description 16
- 239000007924 injection Substances 0.000 abstract description 16
- 238000001465 metallisation Methods 0.000 abstract description 2
- 230000006872 improvement Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 238000001459 lithography Methods 0.000 description 8
- 238000002161 passivation Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910008062 Si-SiO2 Inorganic materials 0.000 description 1
- 229910006403 Si—SiO2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000006735 epoxidation reaction Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- H01L29/66712—
-
- H01L29/0634—
Landscapes
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种超结器件的制造方法，包括步骤：进行光刻刻蚀形成多个沟槽；进行沟槽形成P型柱；进行光刻加注入形成P型阱；进行第一氧化膜生长并光刻刻蚀形成保护环氧化膜；进行栅氧化膜和N型重掺杂的第一层多晶硅生长并进行光刻刻蚀形成多晶硅栅；以多晶硅栅为自对准条件进行全面的N型离子注入形成源区；淀积层间膜，进行光刻刻蚀形成接触孔的开口并在接触孔的开口中填充金属；进行正面金属淀积形成正面金属层，进行光刻刻蚀形成由正面金属层组成的栅极和源极。本发明能减少光刻工艺次数，能使器件的性能和可靠性得到保持，能降低制作成本，缩短生产周期。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种超结(superjunction)器件的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
现有超结器件中，在电流流动区中，有交替排列的P型柱和N型柱，以条状的P-N柱即交替排列的P型柱和N型柱的结构为例，每个N柱的上方有一个多晶硅栅，该多晶硅栅可以部分覆盖周边的P柱，也可以不覆盖，每个P柱的上方有一个P型阱(P Well)，在P型阱里有一个N+源区，有一个接触孔，源极金属通过接触孔与源区相连，源极金属通过经过一个高浓度的P+接触区与P区即P型阱相连，源极金属即为组成源极的正面金属层。
现有的沟槽填充型的超结器件的制造方法中，一般需要10次光刻，现分别按顺序说明如下：
光刻1：对应于0层，或者标记层，通过光刻和刻蚀形成对准标记和套刻精度测试标记。
光刻2：用于定义JFET区域，JFET区域位于后续在电荷流动区中形成的多晶硅栅所覆盖的漂移区的底部，在光刻定义出JFET区域后通过N型离子注入形成JFET区域，JFET区域用于减低器件的导通电阻。
光刻3：用于设定沟槽的形成区域，沟槽形成之后通过外延填充形成P型柱。
光刻4：用于设定P型阱的形成区域。
光刻5：在设定介质膜覆盖区的形成区域。
光刻6：在设定形成多晶硅栅的区域。
光刻7：在设定形成Nplus离子注入区即源区的区域。
光刻8：在设定形成接触孔的区域。
光刻9：在设定对正面金属层进行刻蚀的区域，正面金属层刻蚀后一般形成的源极和栅极。
光刻10：在设定对钝化层进行刻蚀的区域。
上述的现有方法中，光刻1可以通过后续沟槽工艺的优化，使得沟槽工艺形成的标记能为后续的工艺所用而省略；钝化层光刻即光刻10也可以通过结构的优化而省略；JFET光刻即光刻2在损失一些Rdson的情况下可以被省略，但其他的光刻层是基本不能略的。事实上，虽然有上面的可以省略层，实际产品设计和制作中为了获得器件良好的性能，如：低的Rdson，低Rdson需要采用JFET注入；高的EAS，高EAS要求过渡区的设计可以灵活；高的可靠性性，需要钝化层光刻；也即为了获得器件良好的性能基本还是采用上述10层光刻工艺制作超结器件。
发明内容
本发明所要解决的技术问题是提供一种超结器件的制造方法，能减少光刻工艺次数，且能使器件的性能和可靠性得到保持，能降低制作成本，缩短生产周期。
为解决上述技术问题，本发明提供的超结器件的制造方法，超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间；包括如下步骤：
步骤一、提供N型外延层，进行第一次光刻工艺定义出沟槽的形成区域，之后对所述N型外延层进行干法刻蚀形成多个沟槽。
在所述沟槽中填充P型外延层形成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构。
步骤二、进行第二次光刻工艺在所述电荷流动区和所述过渡区中定义出P型阱的形成区域，之后进行P型离子注入形成所述P型阱。
所述电荷流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面。
步骤三、在形成有所述P型阱的所述N型外延层表面进行第一氧化膜生长，进行第三次光刻工艺定义出所述第一氧化膜的刻蚀区域，之后对所述第一氧化膜进行刻蚀形成保护环氧化膜，所述保护环氧化膜将所述电荷流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜环绕在所述电荷流动区的周侧。
步骤四、依次形成栅氧化膜和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅，各所述多晶硅栅为平面栅结构，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道。
以所述多晶硅栅和所述保护环氧化膜为自对准条件进行全面的第一次N型离子注入在所述电荷流动区中的所述多晶硅栅两侧分别形成源区，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。
步骤五、淀积层间膜，进行第五次光刻工艺定义出接触孔的形成区域，之后对所述层间膜进行刻蚀形成所述接触孔的开口；在所述接触孔的开口中填充金属形成所述接触孔。
步骤六、进行正面金属淀积形成正面金属层，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层进行刻蚀形成所述栅极和所述源极，所述电荷流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。
进一步的改进是，步骤三中形成所述保护环氧化膜之后还包括步骤：以所述保护环氧化膜为自对准条件进行全面的第二次N型离子注入在所述电荷流动区中形成JFET区域，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区。
进一步的改进是，步骤一中进行所述第一次光刻工艺之前还包括在所述N型外延层表面形成第一介质膜的步骤，在所述第一次光刻工艺之后依次对所述第一介质膜和所述N型外延层进行干法刻蚀形成多个沟槽。
在所述沟槽中填充所述P型外延层之后进行化学机械研磨工艺将所述N型外延层表面的所述P型外延层去除，使所述P型外延层仅填充于对应的所述沟槽中并组成所述P型柱；所述第一介质膜在所述化学机械研磨工艺完成后去除或者部分保留。
进一步的改进是，步骤二中所述P型阱的P型离子注入完成后还包括对所述P型阱进行退火工艺，该退火工艺的温度为1000℃以上、时间为30分钟以上。
进一步的改进是，步骤三中所述第一氧化膜采用温度高于800℃的热氧化工艺形成。
进一步的改进是，步骤三中所述JFET区域对应的所述第二次N型离子注入的工艺条件为：注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E13cm-2～4E13cm-2；或者，步骤三中所述JFET区域对应的所述第二次N型离子注入由注入能量为30Kev～60Kev和注入能量为1Mev～1.5Mev的两次注入的组合而成。
进一步的改进是，步骤四中所述源区对应的所述第一次N型离子注入的注入杂质为砷，磷，或者为砷和磷的组合，所述第一次N型离子注入中包括砷注入时砷注入的工艺条件为：注入能量为30Kev～100Kev，注入剂量为1E15cm-2～5E15cm-2。
进一步的改进是，步骤五中进行所述接触孔的开口的刻蚀时，在所述电荷流动区中需要对所述接触孔底部的所述N型外延层进行过刻蚀且过刻蚀量需要满足所述接触孔的底部穿过所述源区，在所述过渡区中需要依次对所述层间膜和所述保护环氧化膜进行刻蚀形成所述接触孔的开口且所述过渡区中所述接触孔底部的所述N型外延层的过刻蚀量大于等于0埃。
进一步的改进是，步骤五中在所述接触孔的开口形成后、金属填充前还包括进行P+离子注入在各所述接触孔的底部形成P+接触区的步骤，通过所述P+接触区降低所述接触孔和所述P型阱之间的接触电阻，并保证器件的EAS能力不受影响。
进一步的改进是，步骤四中所述第四次光刻工艺同时定义出多晶硅总线的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时所述多晶硅总线，至少部分所述多晶硅总线位于所述过渡区的所述保护环氧化膜的顶部，各所述多晶硅栅和所述多晶硅总线接触连接，且各所述多晶硅栅通过和所述多晶硅总线相连并通过形成于所述多晶硅总线顶部的接触孔连接到所述栅极。
进一步的改进是，步骤四中所述第四次光刻工艺同时定义出多晶硅场板的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时形成所述多晶硅场板，所述多晶硅场板位于所述保护环氧化膜的顶部，各所述多晶硅场板和所述多晶硅栅相隔离。
本发明通过保护环氧化膜进行了特别设置，保护环氧化膜会将电荷流动区露出以及将过渡区全部覆盖，以及将终端区全部或大部分覆盖；本发明在步骤四中，在多晶硅栅形成后，以多晶硅栅和保护环氧化膜为自对准条件进行全面的第一次N型离子注入即源注入在电荷流动区中的所述多晶硅栅两侧分别形成源区，也即本发明形成源区时同样采用自对准就能实现，不需要单独采用一个光刻工艺来定义，所以本发明节省了一次定义源区的光刻即前面描述的现有方法中对应的光刻7。
另外，本发明结合保护环氧化膜的特别设置能够采用以保护环氧化膜为自对准条件进行全面的第二次N型离子注入在电荷流动区中形成JFET区域，也即本发明中JFET区域的形成不需要单独采用一次光刻工艺进行定义，也即本发明能够减少一次JFET区域所对应的光刻即前面描述的现有方法中对应的光刻2。增加JFET区域后能够进一步的降低器件的源漏导通电阻Rdson。
同时，在本发明的JFET区域所对应的第二次N型离子注入即JFET注入中，由于保护环氧化膜会将过渡区全部覆盖以及将终端区全部或大部分覆盖，第二次N型离子注入的离子不会注入到过渡区中以及终端区的内部区域中，如果在终端区的内部区域中注入了JFET注入的N型离子，则会明显降低器件的击穿电压即BVds；而如果在过渡区中注入了JFET注入的N型离子，则会降低器件的抗电流冲击能力即EAS，所以本发明能够在减少JFET区域所对应的光刻的条件下使器件的性能和可靠性得到保持。
同时本发明方法还在保护环氧化膜覆盖区域之外的终端区中或外侧会形成终端第二N型注入区和终端第一N型注入区，终端第二N型注入区和终端第一N型注入区会成为截止区，能够防止终端区的表面反型，能更好的提高器件的击穿特性的稳定性。
同时，源注入的离子同样不会注入到过渡区中以及终端区的内部区域中，从而能使器件的性能和可靠性得到保持。
同时，本发明中在步骤五中进行所述接触孔的开口的刻蚀时，在所述电荷流动区中需要对所述接触孔底部的所述N型外延层进行过刻蚀且过刻蚀量需要满足所述接触孔的底部穿过所述源区，在所述过渡区中需要依次对所述层间膜和所述保护环氧化膜进行刻蚀形成所述接触孔的开口且所述过渡区中所述接触孔底部的所述N型外延层的过刻蚀量大于等于0埃，这样保证其后再进行触孔的底部形成P+接触区形成时不受源区注入条件的影响，能获得低的所述接触孔和所述P型阱之间的接触电阻，并能保证器件的EAS能力不受影响。
由上可知，本发明通过对保护环氧化膜进行特别的设置，能够实现JFET区域和源区的自对准注入，也即本发明能减少光刻工艺，能使器件的性能和可靠性得到保持，能降低制作成本，缩短生产周期。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的俯视图；
图2是本发明实施例超结器件的制造方法的流程图；
图3-图11是本发明实施例超结器件的制造方法各步骤中器件的剖面示意图。
具体实施方式
如图1所示，是现有超结器件俯视图；一般的超结器件结构，都包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，图1中1区表示电荷流动区，2区表示过渡区，3区表示终端区。
1区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中的P型柱22和N型柱23都呈条形结构。N型柱23于在超结器件导通时提供导通通路，P型柱22和N型柱23在超结器件反偏时互相耗尽共同承受反向偏压。
2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。
2区中有至少一个P型环25，图1中为一个P型环25，该P型环25一般与1区的P型背栅即P型阱连接在一起；现有技术中，2区中一般有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及P型柱22；2区中也可以不设置所述金属场板。
3区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中3区的P型柱22和N型柱23分别由1区中的P型柱22和N型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的P型柱22和N型柱23也能首尾相连的环型结构。
3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环25也可以没有，有P型环25时该处的P型环是不与电荷流动区的P型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成。
如图2所示，是本发明实施例超结器件的制造方法的流程图；如图3至图11所示，是本发明实施例超结器件的制造方法各步骤中器件的剖面示意图；本发明实施例超结器件的制造方法中，超结器件的中间区域为电荷流动区即1区，终端区即3区环绕于所述电荷流动区的外周，过渡区即2区位于所述电荷流动区和所述终端区之间；超结器件的俯视图的结构同样可以参考图1所示。本发明实施例方法包括如下步骤：
步骤一、如图3所示，提供N型外延层2，进行第一次光刻工艺定义出沟槽41,42,43的形成区域，之后对所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43。
在所述沟槽41,42,43中填充P型外延层形成P型柱51,52,53，由各所述P型柱51,52,53之间的所述N型外延层2组成N型柱，由多个交替排列的所述N型柱和所述P型柱51,52,53组成的超结结构。
本发明实施例方法中，为了更清楚的区别1区、2区和3区中的沟槽和P型柱，将各区域中的沟槽分开标记，具体为：沟槽41为1区中形成的沟槽，沟槽42为2区中形成的沟槽，沟槽43为3区中形成的沟槽；P型柱51为1区中形成的P型柱，P型柱52为1区中形成的P型柱，P型柱53为1区中形成的P型柱。不同沟槽之间的宽度可以设置为不一样，图3中Wp1表示沟槽41的宽度，也为后续P型柱51的宽度；Wp2表示沟槽42的宽度，也为后续P型柱52的宽度，Wp3表示沟槽43的宽度，也为后续P型柱53的宽度；Wn1表示1区中的N型柱的宽度，Wn2表示2区中的N型柱的宽度，Wn3表示3区中的N型柱的宽度。
本发明实施例方法中，以制作的超结器件为超结MOSFET为例进行详细说明：所述N型外延层2形成于半导体衬底1的表面上，所述半导体衬底1采用N型重掺杂的结构；较佳为，所述N型外延层2为硅外延层，所述半导体衬底1为硅衬底也即通常所说的硅片或硅晶圆片。超结MOSFET的漏区通常形成于所述半导衬底1的背面，故直接采用重掺杂的半导体衬底1，本发明实施例方法中，所述半导体衬底1的电阻率0.001ohm·cm～0.003ohm·cm；所述N型外延层2的电阻1ohm·cm～2ohm.cm,厚度为30微米～70微米，较佳为40微米～60微米；P-N柱区域即超结结构区域：对应器件的源漏击穿电压BVds为600V～700V时超结结构的高度为35微米～45微米，也即沟槽41,42,43的深度为35微米～45微米。本发明实施例方法中，要保证所述沟槽沟槽41,42,43和高浓度的所述半导体衬底1之间具有一定厚度如多于5微米的缓冲层，以保持器件具有较好的抗电流冲击能力，缓冲层一般直接以位于沟槽41,42,43底部的所述N型外延层2组成。
本发明实施例方法中，进行所述第一次光刻工艺之前还包括在所述N型外延层2表面形成第一介质膜3的步骤，在所述第一次光刻工艺之后依次对所述第一介质膜3和所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43。
如图4所示，在所述沟槽41,42,43中填充所述P型外延层之后进行化学机械研磨(CMP)工艺将所述N型外延层2表面的所述P型外延层去除，使所述P型外延层仅填充于对应的所述沟槽41,42,43中并组成所述P型柱51,52,53；所述第一介质膜3在所述化学机械研磨工艺完成后去除或者部分保留。
本发明实施例方法中，所述第一介质膜3的组成材料和对应的工艺方法能材料如下可选项：
第一种选项为：所述第一介质膜3是单一的氧化膜例如超过1微米厚度的氧化膜，该氧化膜可以在沟槽刻蚀时作为硬掩模，沟槽形成后还有一定厚度的氧化膜留下，例如厚度在0.1微米～0.2微米厚度的氧化膜，在外延填充完成，进行CMP的过程中，该氧化膜作为CMP时N型外延层2的保护层，以使该处的硅不会在CMP工艺中形成缺陷，造成漏电或质量问题。
第二种选项为：所述第一介质膜3是由一层0.1微米～0.15微米厚的氧化膜，一层厚0.1微米～0.2微米的SIN膜，和顶部一层厚大于1微米～的氧化膜组成，即为多层膜结构；这样可以在制作过程中更好地控制均匀性：例如在沟槽刻蚀完成后，至少保持有部分SIN膜留在其下的氧化膜上，在外延生长前，再把该SIN膜去除，这样外延生长前氧化膜的均匀性好，进行外延的CMP的均匀性也能提高。对上述多层膜结构的进一步的改善是，第一层氧化膜是通过热氧化形成的，这样进一步改进均匀性。
步骤二、如图5所示，进行第二次光刻工艺在所述电荷流动区和所述过渡区中定义出P型阱6的形成区域，之后进行P型离子注入形成所述P型阱6。
所述电荷流动区中各所述P型柱51的顶部都形成有一个所述P型阱6且各所述P型阱6延伸到对应的所述P型柱51两侧的所述N型柱的表面。本发明实施例方法中，2区中则形成了一个所述P型阱6，该P型阱6覆盖了2各所述P型柱52。
所述P型阱6的P型离子注入完成后还包括对所述P型阱6进行退火工艺，该退火工艺的温度为1000℃以上、时间为30分钟以上。
本发明实施例方法中，所述P型阱6的工艺条件需要满足器件阈值电压的要求，对于阈值电压要求在2伏～4伏的器件，可以采用B 30-100KEV，3-10E13/cm2的工艺条件，即注入杂质为硼(B)，注入能量为30Kev～100Kev，注入剂量为3E13cm-2～10E13cm-2；同时要保证器件在击穿电压发生时，沟道处不要发生源漏穿通(Punch through)，否则会造成器件漏电大，击穿电压变低。
步骤三、如图6所示，在形成有所述P型阱6的所述N型外延层2表面进行第一氧化膜7生长，进行第三次光刻工艺定义出所述第一氧化膜7的刻蚀区域，之后对所述第一氧化膜7进行刻蚀形成保护环氧化膜7，所述保护环氧化膜7将所述电荷流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜7还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜7环绕在所述电荷流动区的周侧。所述保护环氧化层7的环绕所述电荷流动区的结构可以参考图1进行理解。
较佳为，所述第一氧化膜7采用温度高于800℃的热氧化工艺形成，这样能在Si-SiO2界面处减少悬挂键和不稳定的界面态，进一步提高终端区域承受电压的能力，改善器件的击穿电压的一致性。所述第一氧化膜7的厚度需要按照器件BVds即源漏击穿电压的大小进行设定，一般BVds越大，所述第一氧化膜7的厚度需要越厚，一般600V以上器件需要的所述第一氧化膜7的厚度超过0.6μm。
以所述保护环氧化膜7为自对准条件进行全面的第二次N型离子注入在所述电荷流动区中形成JFET区域，同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区。本发明实施例方法中，由于有保护环氧化膜7将过渡区和终端区进行了保护，因此JFET注入可以在没有光刻的情况下进行，节约了光刻工艺的成本，因为如果终端区域注入了JFET，会明显的造成器件BVds下降，如果JFET注入到过渡区的区域，会降低器件的抗电流冲击能力。
本发明实施例方法中，所述JFET区域对应的所述第二次N型离子注入的工艺条件为磷(phos),30-100Kev 1-4E13/cm2，也即：注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E13cm-2～4E13cm-2；或者，步骤三中所述JFET区域对应的所述第二次N型离子注入由注入能量为30Kev～60Kev和注入能量为1Mev～1.5Mev的两次注入的组合而成，高能量的注入能进一步减低器件的比导通电阻，并在P型阱6的周围改善了电荷平衡，提高器件的Bvds，进行实验验证可以得到：对于600V器件，Bvds能提高10V～20V。
步骤四、如图7所示，依次形成栅氧化膜8和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅9的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅9，各所述多晶硅栅9为平面栅结构，各所述多晶硅栅9覆盖对应的所述P型阱6且被所述多晶硅栅9覆盖的所述P型阱6的表面用于形成沟道。
本发明实施例方法中能够，通过热氧化形成栅氧化膜8，之后采用淀积工艺形成所述第一层多晶硅。栅氧化膜8是热氧化膜，一般500V～700V的MOSFET的栅氧化膜8的厚度为
第一层多晶硅的厚度为
所述第四次光刻工艺同时定义出多晶硅总线9a(BUS)的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时所述多晶硅总线9a，所述多晶硅总线9a至少位于所述过渡区的所述保护环氧化膜7的顶部，后续工艺中栅极对应的接触孔安置在所述多晶硅总线上，保证器件可靠性不受接触孔工艺的影响，各所述多晶硅栅9和所述多晶硅总线9a接触连接。
还能为：所述第四次光刻工艺同时定义出多晶硅场板的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时形成所述多晶硅场板，所述多晶硅场板位于所述保护环氧化膜7的顶部，各所述多晶硅场板和所述多晶硅栅9相隔离。
如图8所示，以所述多晶硅栅9和所述保护环氧化膜7为自对准条件进行全面的第一次N型离子注入在所述电荷流动区中的所述多晶硅栅9两侧分别形成源区10，同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区10，在图8中终端第一N型注入区也用标记10表示，和源区10是采用相同工艺同时形成。终端第一N型注入区10能用于防止终端区的表面反型，更好的提高了器件的击穿特性的稳定性。终端第一N型注入区10也能形成在器件的最外周的终端区，也成为截止区。
较佳为，所述源区10对应的所述第一次N型离子注入的注入杂质为砷，磷，或者为砷和磷的组合，所述第一次N型离子注入中包括砷注入时砷注入的工艺条件为：注入能量为30Kev～100Kev，注入剂量为1E15cm-2～5E15cm-2。
步骤五、如图9所示，淀积层间膜11，进行第五次光刻工艺定义出接触孔121a，121b,121c的形成区域，之后对所述层间膜11进行刻蚀形成所述接触孔121a，121b,121c的开口；在所述接触孔121a，121b,121c的开口中填充金属形成所述接触孔121a，121b,121c。图9中，不同区域的接触孔分别用不同的标记标出，所述接触孔121a对应于1区中引出源区10和P型阱6的接触孔，所述接触孔121b对应于2区中引出P型阱6的接触孔，所述接触孔121b对应于多晶硅总线9a顶部的接触孔。
本发明实施例方法中，层间膜11是不掺杂的氧化膜和BPSG膜的组合。如图10所示，在所述接触孔121a，121b,121c的开口形成后、金属填充前还包括进行P+离子注入在各所述接触孔121a，121b,121c的底部形成P+接触区13的步骤，通过所述P+接触区13降低所述接触孔121a，121b,121c和所述P型阱6之间的接触电阻。较佳为，这里的所述P+接触区13的P型注入的杂质是B，BF2，或者B和BF2的组合，一般注入能量在40Kev～80Kev，注入剂量在1E15cm-2～3E15cm-2，能通过优化该注入条件改善器件的抗电流冲击能力。
较佳为，进行所述接触孔121a，121b,121c的开口的刻蚀时，在所述电荷流动区中需要对所述接触孔121a底部的所述N型外延层2进行过刻蚀且过刻蚀量需要满足所述接触孔121a的底部穿过所述源区10，保证其后的接触孔P型注入不受到源区注入的影响，在所述过渡区中需要依次对所述层间膜11和所述保护环氧化膜7进行刻蚀形成所述接触孔121b的开口且所述过渡区中所述接触孔121b底部的所述N型外延层2的过刻蚀量大于等于0埃，也即所述接触孔121b仅需将底部的所述P型阱6的顶部表面露出即可，所述接触控121a则需要穿过底部的源区10。
一般层间膜11的厚度为
由于接触孔121b实现了后续正面金属层14形成的源极和过渡区中保护环P型阱6区域的连接，保证了同样尺寸的器件终端结构在本发明实施例方法中工艺能够承受与现有工艺同样的电压。
由于电荷流动区中的接触孔121a穿透了N+即源区10的范围，不会因为源区10在多晶硅栅9之外区域的全面注入而造成P型阱6与金属之间的接触问题，保证了电学特性的正常。
步骤六、如图11所示，进行正面金属淀积形成正面金属层14，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层14进行刻蚀形成所述栅极和所述源极，所述电荷流动区中的各所述源区10和对应的所述P型阱6通过顶部相同的接触孔121a连接到所述源极，所述过渡区中的所述P型阱6也通过顶部的接触孔121b连接到所述源极，各所述多晶硅栅9通过和所述多晶硅总线9a相连并通过形成于所述多晶硅总线9a顶部的接触孔121c连接到所述栅极。
所述正面金属层14的材料能为ALSi，AlSiCu，能有阻挡层，阻挡层能是Ti/TIN,或者TIN。所述正面金属层14的总厚度一般在4μm～6μm。
之后，将所述半导体衬底1进行背面减薄，再在背面淀积背面金属层15形成漏电极。
这样一个超结MOSFET器件就形成了。
在本发明实施例方法对应的上面的制造过程中，通过使用六次光刻，包括沟槽光刻即第一次光刻、P型阱光刻即第二次光刻、保护环氧化膜光刻即第三次光刻、多晶光刻即第四次光刻、接触孔光刻即第五次光刻和正面金属光刻即第六次光刻实现了现有技术需要8次光刻才能获得的器件，也即本发明实施例方法节省了JFET注入光刻和源注入光刻。所以，本发明实施例方法减低了制造成本，在生产中为了保证生产的稳定性，也可以在沟槽光刻之前增加一个0层光刻和或者标记层光刻，目的是通过光刻和刻蚀形成对准标记和套刻精度测试标记；0层的工艺过程可以是淀积
的氧化膜，之后光刻，将氧化膜刻蚀掉之后再在刻蚀硅
形成台阶；为了更好的对器件的正面进行保护，提高器件的可靠性，可以在正面金属图形形成之后再淀积钝化层，之后通过钝化层光刻和刻蚀将需要打开的金属区域的钝化层刻蚀掉。而在别的区域即留下了钝化层保护器件，钝化层可以是SIN，SION，SIO2，一般厚度在0.8μm～2μm。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (11)
1.一种超结器件的制造方法，超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间；其特征在于，包括如下步骤：
步骤一、提供N型外延层，进行第一次光刻工艺定义出沟槽的形成区域，之后对所述N型外延层进行干法刻蚀形成多个沟槽；
在所述沟槽中填充P型外延层形成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；
步骤二、进行第二次光刻工艺在所述电荷流动区和所述过渡区中定义出P型阱的形成区域，之后进行P型离子注入形成所述P型阱；
所述电荷流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面；
步骤三、在形成有所述P型阱的所述N型外延层表面进行第一氧化膜生长，进行第三次光刻工艺定义出所述第一氧化膜的刻蚀区域，之后对所述第一氧化膜进行刻蚀形成保护环氧化膜，所述保护环氧化膜将所述电荷流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部覆盖或仅将所述终端区的最外周部分露出，所述保护环氧化膜环绕在所述电荷流动区的周侧；
步骤四、依次形成栅氧化膜和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅，各所述多晶硅栅为平面栅结构，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道；
以所述多晶硅栅和所述保护环氧化膜为自对准条件进行全面的第一次N型离子注入在所述电荷流动区中的所述多晶硅栅两侧分别形成源区，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区；
步骤五、淀积层间膜，进行第五次光刻工艺定义出接触孔的形成区域，之后对所述层间膜进行刻蚀形成所述接触孔的开口；在所述接触孔的开口中填充金属形成所述接触孔；
步骤六、进行正面金属淀积形成正面金属层，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层进行刻蚀形成所述栅极和所述源极，所述电荷流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。
2.如权利要求1所述的超结器件的制造方法，其特征在于：步骤三中形成所述保护环氧化膜之后还包括步骤：以所述保护环氧化膜为自对准条件进行全面的第二次N型离子注入在所述电荷流动区中形成JFET区域，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区。
3.如权利要求1或2所述的超结器件的制造方法，其特征在于：
步骤一中进行所述第一次光刻工艺之前还包括在所述N型外延层表面形成第一介质膜的步骤，在所述第一次光刻工艺之后依次对所述第一介质膜和所述N型外延层进行干法刻蚀形成多个沟槽；
在所述沟槽中填充所述P型外延层之后进行化学机械研磨工艺将所述N型外延层表面的所述P型外延层去除，使所述P型外延层仅填充于对应的所述沟槽中并组成所述P型柱；所述第一介质膜在所述化学机械研磨工艺完成后去除或者部分保留。
4.如权利要求1或2所述的超结器件的制造方法，其特征在于：步骤二中所述P型阱的P型离子注入完成后还包括对所述P型阱进行退火工艺，该退火工艺的温度为1000℃以上、时间为30分钟以上。
5.如权利要求1或2所述的超结器件的制造方法，其特征在于：步骤三中所述第一氧化膜采用温度高于800℃的热氧化工艺形成。
6.如权利要求2所述的超结器件的制造方法，其特征在于：步骤三中所述JFET区域对应的所述第二次N型离子注入的工艺条件为：注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E13cm-2～4E13cm-2；或者，步骤三中所述JFET区域对应的所述第二次N型离子注入由注入能量为30Kev～60Kev和注入能量为1Mev～1.5Mev的两次注入的组合而成。
7.如权利要求1或2所述的超结器件的制造方法，其特征在于：步骤四中所述源区对应的所述第一次N型离子注入的注入杂质为砷，磷，或者为砷和磷的组合，所述第一次N型离子注入中包括砷注入时砷注入的工艺条件为：注入能量为30Kev～100Kev，注入剂量为1E15cm-2～5E15cm-2。
8.如权利要求1或2所述的超结器件的制造方法，其特征在于：步骤五中进行所述接触孔的开口的刻蚀时，在所述电荷流动区中需要对所述接触孔底部的所述N型外延层进行过刻蚀且过刻蚀量需要满足所述接触孔的底部穿过所述源区，在所述过渡区中需要依次对所述层间膜和所述保护环氧化膜进行刻蚀形成所述接触孔的开口且所述过渡区中所述接触孔底部的所述N型外延层的过刻蚀量大于等于0埃。
9.如权利要求1或2所述的超结器件的制造方法，其特征在于：步骤五中在所述接触孔的开口形成后、金属填充前还包括进行P+离子注入在各所述接触孔的底部形成P+接触区的步骤，通过所述P+接触区降低所述接触孔和所述P型阱之间的接触电阻。
10.如权利要求1或2所述的超结器件的制造方法，其特征在于：步骤四中所述第四次光刻工艺同时定义出多晶硅总线的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时形成所述多晶硅总线，至少部分所述多晶硅总线位于所述过渡区的所述保护环氧化膜的顶部，各所述多晶硅栅和所述多晶硅总线接触连接，且各所述多晶硅栅通过和所述多晶硅总线相连并通过形成于所述多晶硅总线顶部的接触孔连接到所述栅极。
11.如权利要求1或2所述的超结器件的制造方法，其特征在于：步骤四中所述第四次光刻工艺同时定义出多晶硅场板的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时形成所述多晶硅场板，所述多晶硅场板位于所述保护环氧化膜的顶部，各所述多晶硅场板和所述多晶硅栅相隔离。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710080074.4A CN108428632B (zh) | 2017-02-15 | 2017-02-15 | 超结器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710080074.4A CN108428632B (zh) | 2017-02-15 | 2017-02-15 | 超结器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108428632A CN108428632A (zh) | 2018-08-21 |
| CN108428632B true CN108428632B (zh) | 2021-03-12 |
Family
ID=63155269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710080074.4A Active CN108428632B (zh) | 2017-02-15 | 2017-02-15 | 超结器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108428632B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111200009A (zh) * | 2018-11-20 | 2020-05-26 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN111200025A (zh) * | 2018-11-20 | 2020-05-26 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214689A (zh) * | 2010-04-06 | 2011-10-12 | 上海华虹Nec电子有限公司 | 超级结器件的终端保护结构及其制造方法 |
| CN103000665A (zh) * | 2011-09-08 | 2013-03-27 | 上海华虹Nec电子有限公司 | 超级结器件及制造方法 |
| CN105789308A (zh) * | 2015-01-08 | 2016-07-20 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN106158800A (zh) * | 2010-12-28 | 2016-11-23 | 瑞萨电子株式会社 | 半导体器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1397574B1 (it) * | 2008-12-29 | 2013-01-16 | St Microelectronics Rousset | Dispositivo a semiconduttore di potenza di tipo multi-drain e relativa struttura di terminazione di bordo |
| US20140231928A1 (en) * | 2013-02-18 | 2014-08-21 | Infineon Technologies Austria Ag | Super Junction Semiconductor Device with an Edge Area Having a Reverse Blocking Capability |
-
2017
- 2017-02-15 CN CN201710080074.4A patent/CN108428632B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214689A (zh) * | 2010-04-06 | 2011-10-12 | 上海华虹Nec电子有限公司 | 超级结器件的终端保护结构及其制造方法 |
| CN106158800A (zh) * | 2010-12-28 | 2016-11-23 | 瑞萨电子株式会社 | 半导体器件 |
| CN103000665A (zh) * | 2011-09-08 | 2013-03-27 | 上海华虹Nec电子有限公司 | 超级结器件及制造方法 |
| CN105789308A (zh) * | 2015-01-08 | 2016-07-20 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108428632A (zh) | 2018-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110459604B (zh) | 屏蔽式沟槽器件 | |
| US11538911B2 (en) | Shielded trench devices | |
| US6885061B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US10263070B2 (en) | Method of manufacturing LV/MV super junction trench power MOSFETs | |
| US11594613B2 (en) | Sawtooh electric field drift region structure for planar and trench power semiconductor devices | |
| US9859419B1 (en) | Stacked-gate super-junction MOSFET | |
| CN109755291B (zh) | 超结器件及其制造方法 | |
| US8841718B2 (en) | Pseudo self aligned radhard MOSFET and process of manufacture | |
| CN108028203B (zh) | 垂直jfet及其制造方法 | |
| US10236342B2 (en) | Electronic device including a termination structure | |
| JP2019521529A (ja) | パワーデバイス及びその製造方法 | |
| CN113410307A (zh) | 场效晶体管结构及其制造方法、芯片装置 | |
| CN109755292B (zh) | 超结器件及其制造方法 | |
| CN112397506B (zh) | 沟槽栅功率器件及其制造方法 | |
| US12136648B2 (en) | Super junction device and method for making the same | |
| CN108428632B (zh) | 超结器件的制造方法 | |
| CN111200025A (zh) | 超结器件及其制造方法 | |
| CN109755315B (zh) | 超结器件及其制造方法 | |
| CN108428732B (zh) | 超结器件及其制造方法 | |
| CN111200009A (zh) | 超结器件及其制造方法 | |
| CN108428733B (zh) | 超结器件及其制造方法 | |
| CN109755314B (zh) | 超结器件及其制造方法 | |
| CN109755316B (zh) | 超结器件及其制造方法 | |
| CN111223931A (zh) | 沟槽mosfet及其制造方法 | |
| CN109148558B (zh) | 超结器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province Patentee after: Shenzhen Shangyangtong Technology Co.,Ltd. Address before: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province Patentee before: SHENZHEN SANRISE-TECH Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder |