TW201635550A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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江口聰司
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山口夏生
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Abstract

本發明之課題在於提高半導體裝置(縱型功率MOSFET)的特性。 為解決上述課題，本發明以下述方式構成一種具有超接面構造的半導體裝置，該超接面構造係將p型柱區(PC1、PC2)與n型柱區(NC1、NC2)配置為有週期性而成。 在本發明中，使得形成有半導體元件的晶格區CR之p型柱區PC1的深度(TCR )相較於圍繞晶格區CR的中間區TR之p型柱區PC2的深度TTR 較小(TCR ＜TTR )。藉此，晶格區CR之耐受電壓將相較於中間區TR之耐受電壓較低。藉由如前述般，優先在晶格區CR，也就是即便產生崩潰電流，電流亦容易分散而流動的晶格區CR產生突崩潰現象，能夠避免在中間區TR發生局部性的電流集中、和隨之而來的破壞。其結果，能夠提高耐崩潰量(導致半導體裝置被破壞的崩潰電流量)。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，其可適當地利用於例如功率半導體裝置及其製造方法。
關於作為功率半導體裝置之縱型功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半導體場效電晶體)，為了在維持耐受電壓之下抑制接通電阻，有人針對超接面構造的運用進行了探討。
例如，專利文獻1揭示一種半導體裝置，其在晶格區及周邊區採用超接面構造。而且，超接面構造之半導體柱區的深度係隨著靠近終端部而一步一步地變淺。
[專利文獻1]日本特開2007-335844號公報
[發明所欲解決之課題] 本案發明人致力於採用超接面構造之縱型功率MOSFET的研究開發，並且用心檢討如何提高其性能。在此過程中，得到了下述結果：欲使得採用超接面構造之縱型功率MOSFET的性能提高，其構造或製造方法有進一步改善的空間。
至於其他課題和新穎的特徵，可從本說明書之敘述及附加圖式清楚知曉。 [解決課題之手段]
關於本案揭示的實施形態，針對其中具有代表性之形態的概要簡單說明如下。
本案揭示之一實施形態所示的半導體裝置，其具備：複數之第1柱部，係第1導電型柱部，形成於第1區域之半導體層中；半導體元件，形成於第1區域之半導體層的上方；及複數之第3柱部，係第1導電型柱部，形成於第2區域之半導體層中。而且，使得第1溝槽中之第1導電型區域的深度，亦即第1柱部的深度，相較於第2溝槽中之第1導電型區域的深度，亦即第3柱部的深度較小。
本案揭示之一實施形態所示的半導體裝置之製造方法，其具有：步驟一，藉由在第1溝槽及第2溝槽中，充填和第1導電型為相反導電型之第2導電型的半導體，以在第1溝槽形成第1柱部，並且在第2溝槽形成第3柱部。而且，該製造方法更具有：步驟二，在第1溝槽中之第1柱部的下部，植入第1導電型的雜質。又，此步驟係下述的步驟：以半導體層之第1溝槽的底部側做為頂面，並且在以遮罩覆蓋第2區域的狀態下，植入第1導電型的雜質。 [發明之效果]
依本案揭示之下述具代表性的實施形態所顯示的半導體裝置，能夠提高半導體裝置的特性。
依本案揭示之下述具代表性的實施形態所顯示的半導體裝置之製造方法，能夠製造出特性良好的半導體裝置。
[實施發明之最佳形態] 於以下之實施形態中，為方便說明起見，有必要時，以分成複數之部分或實施形態的方式進行說明。但是，除了特別指明的情形之外，該等形態並非彼此無關，而是形成一形態為另一形態之一部分或整體的變形例、應用例、詳細說明或補充說明等之關係。又，於以下之實施形態中，在論及元件數等(包含個數、數值、量、範圍等)的情形，除了特別指明的情形、以及在原理上顯然限定於特定數的情形等之外，並不限定於該特定數，而是大於或小於特定數亦可。
而且，於以下之實施形態中，其構成元件(亦包含基本步驟等)係除了特別指明的情形、以及在原理上顯然必要的情形等之外，並非絕對必要。同樣地，於以下之實施形態中，在論及構成元件等的形狀、位置關係等之時，除了特別指明的情形、以及在原理上顯然並非如此的情形等之外，包含實質上近似或類似於該形狀等的情形等。此在上述元件數等(包含個數、數值、量、範圍等)亦同。
以下，依據圖式，針對實施形態進行詳細的說明。又，在用以說明實施形態的全部圖式中，在具有相同功能的構件標注同一或相關聯的符號，並且省略該符號的重複說明。又，於存在複數之類似構件(部位)的情形，有時在總稱之符號追加記號，以顯示個別或特定的部位。又，於以下之實施形態中，除了特別必要的情形之外，原則上不重複說明相同或同樣之部分。
又，在使用於實施形態的圖式中，即便是剖面圖，也有省略影線以使得圖式容易讀取的情形。反之，即便是俯視圖，也有附加影線以使得圖式容易讀取的情形。
又，在剖面圖及俯視圖中，各部位之大小有時並不對應於實體元件，而將特定部位顯示得相對較大，以使得圖式容易理解。又，在剖面圖與俯視圖相對應的情形，同樣有時將特定部位顯示得相對較大，以使得圖式容易理解。
(實施形態1) [構造說明] 圖1係示意地顯示本實施形態的半導體裝置之構成的俯視圖。圖2係顯示本實施形態的半導體裝置之構成的剖面圖。圖2所示之剖面對應於例如圖1之A—A部。本實施形態之半導體裝置(半導體元件)係縱型的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。MOSFET有時亦稱為MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)。又，圖3係顯示本實施形態之半導體裝置的p型柱區之構成的俯視圖。
如圖1所示，本實施形態之半導體裝置(半導體晶片)，其自頂面俯視觀察的形狀為矩形。又，本實施形態之半導體裝置包含晶格區CR、中間區(亦稱為端接部、終端部)TR、以及周邊區PER。晶格區CR配置在大致呈矩形之半導體裝置的中央部，中間區TR以圍繞晶格區CR之外側的方式配置，而周邊區PER以圍繞中間區TR的方式配置。以下，一面參照圖2，一面針對半導體裝置在各區的構成進行說明。
(1)晶格區CR之構造 如圖2所示，在晶格區CR形成有功率MOSFET。該功率MOSFET形成於半導體基板1S(在圖2中係對應於n型半導體區LR)上之磊晶層EPS的主表面。磊晶層EPS係由複數之p型柱區(亦稱為p型柱、柱部)PC1、和複數之n型柱區(亦稱為n型柱、柱部)NC1所構成。又，p型柱區PC1與n型柱區NC1沿著X方向交替配置。此種p型柱區PC1與n型柱區NC1配置成有週期性的構造，稱為超接面(Super junction)構造。如圖3所示，p型柱區PC1之從頂面俯視觀察的形狀為線狀(在Y方向上具有長邊的矩形)。
例如，在此，p型柱區PC1之寬度(在X方向上的尺寸)及深度(在Y方向上的尺寸)、與n型柱區NC1之寬度(在X方向上的尺寸)及深度(在Y方向上的尺寸)分別設計成相同。
n型柱區NC1形成例如柱狀，由加入了磷(P)或砷(As)等之n型雜質的半導體區(磊晶層)所構成。n型柱區NC1之n型雜質濃度為例如3.0×1015 /cm3 。藉由n型柱區NC1與半導體基板1S，構成了功率MOSFET之汲極區。又，n型柱區NC1被兩個p型柱區PC1夾住，複數之n型柱區NC1分別隔開恰如p型柱區PC1之寬度(在X方向上的尺寸)而配置。
p型柱區PC1形成例如柱狀，由加入了硼(B)等之p型雜質的半導體區所構成。p型柱區PC1之p型雜質濃度為例如3.0×1015 /cm3 。又，p型柱區PC1被兩個n型柱區NC1夾住，複數之p型柱區PC1分別隔開恰如n型柱區NC1之寬度(在X方向上的尺寸)而配置。
在此種p型柱區PC1與n型柱區NC1配置成有週期性之構造體(磊晶層EPS)的主表面，形成有功率MOSFET。
功率MOSFET具備閘極電極GE，該閘極電極GE隔著閘極絕緣膜GOX而配置在n型柱區NC1上。作為閘極絕緣膜GOX，可使用例如氧化矽膜。又，作為閘極絕緣膜GOX，除了氧化矽膜之外，使用例如介電常數相較於氧化矽膜高的高介電常數膜等亦可。另外，作為閘極電極GE，可使用例如多晶矽膜。
於閘極電極GE之兩側的p型柱區PC1之上部配置有通道區CH，並且以內含在該通道區CH的方式配置有源極區SR。又，通道區CH由加入了例如硼(B)等之p型雜質的半導體區所構成，而源極區SR由加入了例如磷(P)或砷(As)等之n型雜質的半導體區所構成。如前述般，藉由n型柱區NC1與半導體基板1S，構成了功率MOSFET之汲極區。
於在功率MOSFET之閘極電極GE施予電位的情形，載體(電子)經由形成於通道區CH的反轉層，自源極區SR流到汲極區(n型柱區NC1、半導體基板1S(LR))。換言之，電流經由形成於通道區CH的反轉層，自汲極區(n型柱區NC1、半導體基板1S(LR))流到源極區SR。
以在Y方向上延伸之閘極電極GE、其下方之n型柱區NC1、以及其兩側之源極區SR作為單位晶胞，而重複配置有該等單位晶胞。又，複數之單位晶胞並聯連接，形成了一個功率MOSFET。
又，在源極區SR之中央部分，形成有自磊晶層EPS之頂面到達通道區CH的主體接觸區BC。該主體接觸區BC由加入了例如硼(B)等之p型雜質的半導體區所構成。另外，該主體接觸區BC的雜質濃度相較於通道區CH的雜質濃度更高。
閘極電極GE之頂面及兩側的側壁，由層間絕緣膜IL所覆蓋。作為層間絕緣膜IL，可使用例如氧化矽膜。主體接觸區BC及其兩側之源極區SR上的層間絕緣膜IL被去除，而形成接觸洞。在該接觸洞和層間絕緣膜IL上，配置有源極電極SE。作為源極電極SE，可使用：例如由鈦鎢膜所構成之阻障導體膜、與其上部之由鋁膜所構成之主導體膜兩者的疊層膜。
藉此，源極電極SE將和源極區SR電性連接，並且藉由主體接觸區BC亦和通道區CH電性連接。該主體接觸區BC具有確保和源極電極SE進行歐姆接觸的功能，並且因著存在該主體接觸區BC，源極區SR與通道區CH兩者以相同電位電性連接。
因此，對於以源極區SR為射極區，以通道區CH為基極區，並且以n型柱區NC1為集極區的寄生npn雙極性電晶體而言，可抑制該寄生npn雙極性電晶體的導通操作。亦即，源極區SR與通道區CH兩者以相同電位電性連接一事，意味著在寄生npn雙極性電晶體的射極區與基極區兩者之間並未產生電位差。藉此，能夠抑制寄生npn雙極性電晶體的導通操作。
在源極電極SE上，以部分覆蓋住源極電極SE之方式，配置有表面保護膜PAS。作為表面保護膜PAS，可使用例如氧化矽膜。源極電極SE之一部分區域露出於表面保護膜PAS。又，在半導體基板1S之背面(和形成有磊晶層EPS之主面相反一側的面)配置了由金屬膜所構成的汲極電極DE。
(2)中間區TR之構造 如圖2所示，在中間區TR形成有閘極引出部GPU、閘極引出電極GPE、源極引出區SPR、以及源極引出電極SPE。
閘極引出部GPU及閘極引出電極GPE配置於半導體基板1S上之磊晶層EPS上，而源極引出區SPR配置於磊晶層EPS之上部。
在此中間區TR，同樣以週期性方式配置有p型柱區PC2與n型柱區NC2。換言之，如圖3所示，線狀p型柱區PC1與線狀n型柱區NC1交替配置而成的矩形區域中，中央部之晶格區CR的外周區域即為中間區TR。因此，中間區TR之沿著Y方向的邊(圖3之左右邊)，交替配置有線狀p型柱區PC2與線狀n型柱區NC2。又，中間區TR之沿著X方向的邊(圖3之上下邊)，更交替配置有從晶格區CR延伸出來的線狀p型柱區PC2與線狀n型柱區NC2各自的端部。
如上述，中間區TR中之p型柱區PC2與n型柱區NC2配置成有週期性的構造(磊晶層EPS)，係和晶格區CR中之p型柱區PC1與n型柱區NC1配置成有週期性的構造(磊晶層EPS)相同的構成。
閘極引出部GPU隔著閘極絕緣膜GOX而配置於磊晶層EPS。在該閘極引出部GPU之下方，同樣配置有通道區CH。另外，以覆蓋住該閘極引出部GPU之頂面及兩側之側壁的方式，配置有層間絕緣膜IL。在該層間絕緣膜IL之一部分，形成有使得閘極引出部GPU之頂面的一部分露出的開口部。又，作為該閘極引出部GPU，和閘極電極GE同樣可使用例如多晶矽膜。
另外，於包含開口部在內的層間絕緣膜IL上，配置有閘極引出電極GPE。作為閘極引出電極GPE，和源極電極SE同樣可使用：例如由鈦鎢膜所構成之阻障導體膜、與其上部之由鋁膜所構成之主導體膜兩者的疊層膜。
在此，閘極引出部GPU和複數之閘極電極GE電性連接。施加於閘極引出電極GPE的閘極電壓，經由閘極引出部GPU而被施加於複數之各個閘極電極GE。
在磊晶層EPS之上部，形成有自晶格區CR延伸出來的通道區CH。又，以內含在該通道區CH的方式，配置有源極引出區SPR。源極引出區SPR和源極區SR相同，由加入了例如磷(P)或砷(As)等之n型雜質的半導體區所構成。
又，以覆蓋住該通道區CH上的方式，在磊晶層EPS之頂面上配置有層間絕緣膜IL，並且在該層間絕緣膜IL以使得源極引出區SPR露出的方式形成有開口部。
另外，於包含開口部在內的層間絕緣膜IL上，配置有源極引出電極SPE。作為源極引出電極SPE，和源極電極SE同樣可使用：例如由鈦鎢膜所構成之阻障導體膜、與其上部之由鋁膜所構成之主導體膜兩者的疊層膜。
在中間區TR，同樣以部分覆蓋住閘極引出電極GPE和源極引出電極SPE的方式，配置著由氧化矽膜所構成的表面保護膜PAS。閘極引出電極GPE之一部分區域、和源極引出電極SPE之一部分區域露出於表面保護膜PAS。
(3)周邊區PER之構造 如圖2所示，在周邊區PER形成有場板電極(亦稱電極、虛擬電極)FFP。
場板電極FFP配置於半導體基板1S上之磊晶層EPS上。
在此周邊區PER，同樣以週期性方式配置有p型柱區PC3與n型柱區NC3。如圖3所示，線狀p型柱區PC1與線狀n型柱區NC1交替配置而成的矩形區域(晶格區CR及中間區TR)，其外周區域即為周邊區PER。另外，周邊區PER之沿著Y方向上延伸的邊(圖3之左右邊)，交替配置有在X方向上延伸的線狀p型柱區PC3與線狀n型柱區NC3。又，周邊區PER之沿著X方向上延伸的邊(圖3之上下邊)，則交替配置有在Y方向上延伸的線狀p型柱區PC3與線狀n型柱區NC3。
又，該周邊區PER之p型柱區PC3與n型柱區NC3兩者(磊晶層EPS)，其設計成和晶格區CR或中間區TR之p型柱區與 n型柱區的寬度相同。
在此種周邊區PER之p型柱區PC3與n型柱區NC3兩者(磊晶層EPS)上，形成有場板電極FFP(圖2)。作為場板電極FFP，和閘極電極GE同樣可使用例如多晶矽膜。另外，場板電極FFP上，係由層間絕緣膜IL所覆蓋。在層間絕緣膜IL上，又配置著由氧化矽膜所構成的表面保護膜PAS。藉由如前述般，設置場板電極FFP，能夠使電場集中的情形緩和，並且提高耐受電壓。
另外，場板電極FFP配置在例如p型柱區PC3與n型柱區NC3之邊界的上方，並且和p型柱區PC3與n型柱區NC3同樣配置成線狀。
藉由在如上述之p型柱區(PC1)與n型柱區(NC1)配置成有週期性的構造體(超接面構造)之主表面，配置功率MOSFET，可確保高耐受電壓，同時降低接通電阻。
例如，在不採用超接面構造而在n型磊晶層之主表面配置功率MOSFET的情形，必須使磊晶層的雜質濃度降低，並且將形成於磊晶層的空乏層拉長，藉以確保耐受電壓。
因此，為了達到高耐受電壓，必須使得低雜質濃度之磊晶層的厚度較厚。另一方面，當使得低雜質濃度之磊晶層較厚時，則功率MOSFET的接通電阻變高。也就是說，在功率MOSFET而言，耐受電壓的提高和接通電阻的降低兩者形成取捨折衷的關係。
相對於此，於在p型柱區(PC1)與n型柱區(NC1)配置成有週期性的構造體(超接面構造)之主表面配置功率MOSFET的情形，從p型柱區(PC1)與n型柱區(NC1)兩者之邊界區域，亦即在縱向(Z方向)上延伸的pn接合開始，空乏層沿著橫向延伸。因此，若是超接合構造的功率MOSFET，因為接通電阻降低，故即便提高「作為電流通路之n型柱區NC1的雜質濃度」，空乏層仍然從在縱向(Z方向)上延伸的pn接合開始，沿著橫向擴大，故可確保耐受電壓。
如上述，藉由採取p型柱區(PC1)與n型柱區(NC1)配置成有週期性的構造，可確保高耐受電壓，同時降低接通電阻。
又，不僅是晶格區CR，在中間區TR和周邊區PER同樣將p型柱區(PC2、PC3)與n型柱區(NC2、NC3)配置成有週期性，藉此使得空乏層以圍繞晶格區CR的方式擴大，因此可進一步提高耐受電壓。
(4)各區域之p型柱區(PC1、PC2、PC3)的深度 在此，本實施形態係在晶格區CR之p型柱區(PC1)與n型柱區(NC1)配置成有週期性的構造體(超接面構造)之下方，設有逆摻雜區CD。因此，在晶格區CR之p型柱區PC1的下方，p型雜質相抵消，而有效的p型雜質濃度較低。於是，在晶格區CR中，p型柱區(PC1)的深度較小。換言之，相較於中間區TR之p型柱區PC2的深度(在Z方向上的尺寸TTR )，晶格區CR之p型柱區PC1的深度(在Z方向上的尺寸TCR )較小(較淺，TCR ＜TTR )。又，周邊區PER之p型柱區PC3的深度(在Z方向上的尺寸TPER )，則是和中間區TR之p型柱區PC2的深度(在Z方向上的尺寸TTR )相同之程度。另外，晶格區CR之n型柱區NC1的深度(在Z方向上的尺寸)、中間區TR之n型柱區NC2的深度(在Z方向上的尺寸)、及周邊區PER之n型柱區NC3的深度(在Z方向上的尺寸)係相同的程度。
在此，所謂p型柱區的深度，指p型雜質區的深度。例如，指p型雜質之濃度在1.0×1015 /cm3 (1E15/cm3 )以上的區域。又，p型柱區之深度的起點，係例如p型柱區與n型柱區配置成有週期性之構造體(磊晶層EPS)的表面。
如上述，藉由使得晶格區CR之p型柱區PC1的深度(TCR )相較於中間區TR之p型柱區PC2的深度(TTR )較小(TCR ＜TTR )，能夠提高耐崩潰量。
所謂的耐崩潰量，表示在因為突崩潰現象而導致破壞以前所流動之崩潰電流的容許電流量。當半導體裝置被施加大於電源電壓的電壓，且該電壓超過突崩潰電壓時，該半導體裝置會發生突崩潰現象。此時，將流動於半導體裝置的電流稱為崩潰電流。當該崩潰電流超過功率半導體元件的耐崩潰量(容許電流量)時，半導體裝置將受到破壞。
即便是相同崩潰電流流動的情形，在發生崩潰電流之局部性的電流集中時，將使得導致破壞的崩潰電流變小，其結果，耐崩潰量會降低。
相對於此，在本實施形態中，藉由使得晶格區CR之p型柱區PC1的深度(TCR )相較於中間區TR之p型柱區PC2的深度(TTR )較小(TCR ＜TTR )，可緩和(避免)崩潰電流之局部性的電流集中，而能夠提高耐崩潰量。關於耐崩潰量的提高，隨後進行詳細的說明。
又，形成於晶格區CR、中間區TR和周邊區PER的構件，並不限於上述構件，亦可配置其他構件。例如，除了周邊區PER的p型柱區PC3之外，亦可設置保護環等。
[製法說明] 接著，一面參照圖4〜圖21，一面針對本實施形態之半導體裝置的製造方法進行說明，並且更明確地說明本實施形態之半導體裝置的構成。圖4〜圖21係顯示本實施形態之半導體裝置的製程之剖面圖或俯視圖。又，本實施形態之半導體裝置係採用所謂的「溝槽填充法」製造而成。
首先，如圖4所示，準備一半導體基板1S，其在主面(表面、頂面)上形成有以n型半導體層所構成的磊晶層EPI。例如，半導體基板1S是藉由在單晶矽加入磷(P)或砷(As)等之n型雜質所形成。又，磊晶層EPI之n型雜質濃度係例如3.4×1015 /cm3 的程度，且磊晶層EPI之厚度係例如40μm〜60μm的程度。
其次，如圖5所示，在磊晶層EPI上形成光阻膜PR，並且進行曝光顯影。藉此，在磊晶層EPI上之n型柱區(NC1、NC3)的形成區域形成光阻膜PR。換言之，p型柱區(PC1、PC3)之形成區域的磊晶層EPI會露出來。又，晶格區CR(包含中間區TR)和周邊區PER的曝光(倍縮光罩的轉印)係可一次進行，亦可各個區域分別進行。
接著，以光阻膜PR為遮罩，而對磊晶層EPI進行蝕刻。藉此，去除p型柱區(PC1、PC2、PC3)之形成區域的磊晶層EPI，而形成溝槽(亦稱溝渠，DT1、DT2、DT3)。接下來，如圖6所示，藉由進行灰化等去除光阻膜PR。如前述般，以藉由進行曝光顯影加工成所希望之形狀的光阻膜或硬遮罩膜等為光罩來進行蝕刻，藉以將下層膜加工成所希望之形狀的步驟，稱為圖案化。
在此，如圖6及圖7所示，以DT1表示形成於晶格區CR之磊晶層EPI的溝槽，以DT2表示形成於中間區TR之磊晶層EPI的溝槽，並且以DT3表示形成於周邊區PER之磊晶層EPI的溝槽。又，溝槽DT1及溝槽DT2形成在Y方向延伸上的線狀，而溝槽DT3形成在Y方向或X方向上延伸的線狀(圖7)。
例如，溝槽DT1、溝槽DT2及溝槽DT3的寬度(在X方向或Y方向上的尺寸)和深度(在Z方向上的尺寸)分別為2〜5μm和40〜60μm的程度。另外，殘留在該等溝槽DT1、溝槽DT2與溝槽DT3之間的磊晶層EPI即成為線狀n型柱區NC1、NC2、NC3。例如，n型柱區(NC1、NC2、NC3)的寬度(在X方向上的尺寸)為2〜5μm的程度，而n型柱區(NC1、NC2、NC3)的深度(在Z方向上的尺寸)為40〜60μm的程度。
接下來，如圖8所示，利用嵌入式磊晶成長法，在溝槽DT1、DT2、DT3之內部以及磊晶層EPI上，形成p型磊晶層EP。亦即，加入p型雜質，同時令磊晶層成長。此時，自溝槽DT1、DT2、DT3之底面和側壁(側面)成長出磊晶層EP，而充填溝槽DT1、DT2、DT3之內部。又，在位於溝槽之間的磊晶層EPI上，和溝槽DT1、DT2、DT3被充填之後的上部，亦成長出磊晶層EP。另外，p型磊晶層EP的p型雜質濃度為例如3.0×1015 /cm3 的程度。
接著，如圖9所示，使用CMP(Chemical Mechanical Polishing，化學機械研磨)法等，去除溝槽DT1、DT2、DT3之上部的磊晶層EP，藉以在溝槽DT1、DT2、DT3之內部充填磊晶層EP。藉此，形成線狀p型柱區PC1、PC2、PC3。換言之，形成由複數之p型柱區PC1、PC2、PC3、和複數之n型柱區NC1、NC2、NC3所構成的磊晶層EPS。
藉由上述製程，在晶格區CR及中間區TR形成構造體，該構造體係由在Y方向上延伸之線狀p型柱區PC1及PC2、與在Y方向上延伸之線狀n型柱區NC1及NC2沿著X方向交替配置成有週期性而成。又，在周邊區PER形成：由在Y方向上延伸之線狀p型柱區PC3、與在Y方向上延伸之線狀n型柱區NC3沿著X方向交替配置成有週期性的構造體，並且形成：由在X方向上延伸之線狀p型柱區PC3、與在X方向上延伸之線狀n型柱區NC3沿著Y方向交替配置成有週期性而成的構造體。(圖10)。
接著，在磊晶層EPS之主表面，形成功率MOSFET、閘極引出部GPU、閘極引出電極GPE、源極引出區SPR、源極引出電極SPE、以及場板電極FFP等。
圖11所示，形成通道區CH。例如，使用光微影技術和蝕刻技術，形成在通道區CH之形成區域具有開口部的遮罩膜。接著，以該遮罩膜為遮罩，而植入雜質離子，藉以形成通道區CH。例如，植入硼(B)等之p型雜質離子作為雜質離子。藉此，可形成作為通道區CH的p型半導體區。
接著，去除該遮罩膜，並且在磊晶層EPS上形成閘極絕緣膜GOX，進一步在該閘極絕緣膜GOX上形成導體膜PF1。例如，藉由對磊晶層EPS之表面進行熱氧化，以形成氧化矽膜作為閘極絕緣膜GOX。接下來，使用CVD法等，在氧化矽膜上沉積多晶矽膜。作為閘極絕緣膜GOX，亦可代替該氧化矽膜，而使用氧化鉿膜等之介電常數相較於氧化矽膜高的高介電常數膜。又，亦可藉由CVD法等，形成閘極絕緣膜GOX。
接著，如圖12所示，在n型柱區NC1上形成閘極電極GE。又，在中間區TR形成閘極引出部GPU，並且在p型PC3與n型柱區NC3的pn接合上，形成場板電極FFP。例如，在導體膜PF1上，形成可覆蓋閘極電極GE之形成區域、閘極引出部GPU之形成區域、和場板電極FFP之形成區域的光阻膜。並且，以該光阻膜為遮罩，而對導體膜PF1進行蝕刻。藉此，形成閘極電閘極電極GE、閘極引出部GPU和場板電極FFP。例如圖13所示，閘極電極GE係和p型柱區PC1同樣形成線狀，並且閘極引出部GPU電連接於複數之閘極電極GE。又，場板電極FFP則和p型柱區PC3同樣形成線狀。
接著，如圖14所示，形成源極區SR和源極引出區SPR。例如，以光阻膜(未圖示)覆蓋周邊區PER及中間區TR的源極引出區SPR之形成區域以外的區域。並且，以該光阻膜和晶格區CR之閘極電極為遮罩，而植入n型雜質離子。例如，植入磷(P)或砷(As)等之n型雜質離子作為雜質離子。藉此，可在晶格區CR的閘極電極GE之間，形成作為源極區SR的n型半導體區。又，可在中間區TR形成作為源極引出區SPR的n型半導體區。另外，形成於晶格區CR的複數之源極區SR係和形成於中間區TR的源極引出區SPR電連接。
接下來，形成可覆蓋閘極電極GE、閘極引出部GPU和場板電極FFP的層間絕緣膜IL。例如，藉由CVD法，在閘極電極GE等之上沉積氧化矽膜。然後，在層間絕緣膜IL上形成：在主體接觸區BC之形成區域、閘極引出部GPU上和源極引出區SPR上具有開口部的光阻膜(未圖示)。然後，以該光阻膜為遮罩，而針對位於晶格區CR之相鄰的閘極電極GE之間的源極區SR上的層間絕緣膜IL進行蝕刻，藉以形成開口部。此時進行過蝕刻，以便使開口部之底部相較於磊晶層EPS之表面較低。藉此，使得源極區SR自開口部之底部側壁露出來。又，對中間區TR之閘極引出部GPU以及源極引出區SPR上的層間絕緣膜IL進行蝕刻，藉以形成開口部。
接下來，形成覆蓋中間區TR及周邊區PER的光阻膜，並且以該光阻膜和層間絕緣膜IL為遮罩，而植入雜質離子，藉以形成主體接觸區BC。例如，植入硼(B)等之p型雜質離子作為雜質離子。藉此，可形成作為主體接觸區BC的p型半導體區。又，主體接觸區BC位於源極區SR之中央部，並且該主體接觸區BC之底部到達通道區CH。另外，主體接觸區BC的雜質濃度相較於通道區CH的雜質濃度較高。
接著，如圖15及圖16所示，形成源極電極SE、閘極引出電極GPE和源極引出電極SPE。例如，在覆蓋主體接觸區BC、閘極引出部GPU、和源極引出區SPR上的層間絕緣膜IL上，形成金屬膜。例如，藉由濺鍍法等，形成鈦鎢膜與其上部之鋁膜兩者的疊層膜。然後，對金屬膜進行圖案化，藉以形成源極電極SE、閘極引出電極GPE和源極引出電極SPE。又，晶格區CR之源極電極SE電連接於源極區SR和主體接觸區BC。又，中間區TR之閘極引出電極GPE電連接於閘極引出部GPU。另外，中間區TR之源極引出電極SPE電連接於源極引出區SPR。
接著，如圖17所示，以覆蓋源極電極SE、閘極引出電極GPE和源極引出電極SPE的方式形成表面保護膜PAS。例如，藉由CVD法，在源極電極SE、閘極引出電極GPE和源極引出電極SPE等之上沉積氧化矽膜。然後，藉由對表面保護膜PAS進行圖案化，以使得源極電極SE之一部分區域、閘極引出電極GPE之一部分區域、和源極引出電極SPE之一部分區域露出來。該露出部分即成為外部連接區域(例如閘極接墊、源極接墊)。
接著，如圖18所示，將和半導體基板1S之主面相反的一側(溝槽之底部側)，亦即背面做為頂面，而對半導體基板1S之背面進行研磨。例如，將半導體基板1S之背面研磨成半導體基板1S與磊晶層EPS兩者之厚度的和成為50〜60μm的程度，並且令半導體基板1S薄板化。藉由此研磨步驟，半導體基板1S之背面與溝槽(DT1、DT2、DT3)之底面兩者的距離成為例如3〜5μm的程度。
接下來，如圖19所示，在半導體基板1S之背面的整個面，植入n型雜質離子，藉以形成n型半導體區(低阻抗區)LR。藉由如此形成n型半導體區LR，可使得後述之汲極電極DE與n型柱區(NC1、NC2、NC3)的連接電阻降低。該n型半導體區(低阻抗區)LR係從半導體基板1S之背面，延伸至溝槽(DT1、DT2、DT3)之底部為止，其n型雜質濃度為例如1.0×1016 /cm3 的程度，而其厚度為例如1〜2μm的程度。
接下來，如圖20所示，隔著配置於中間區TR和周邊區PER之上方的遮蔽罩(亦稱為遮蔽板)M，而在晶格區CR植入n型雜質離子(背面選擇性植入)，藉以形成逆摻雜區CD。換言之，在溝槽DT1中之p型磊晶層(p型柱區PC1)的下部，植入n型雜質離子。又，遮蔽罩M係隔著空間而配置於半導體基板1S之上方。若採用另一種講法，則遮蔽罩M係配置於離子植入裝置的離子產生源與半導體基板1S兩者之間。然後，令n型半導體區LR和逆摻雜區CD中之雜質離子活化。例如，藉由雷射退火使得雜質離子活化。又，雷射退火係在例如深度(厚度)2μm之範圍為1000℃的條件下進行。
該逆摻雜區CD係從溝槽(DT1、DT2、DT3)之底部開始，往半導體基板1S之表面方向延伸，並且所植入的n型雜質濃度為例如1.0×1016 /cm2 的程度，而其厚度為例如2μm的程度。又，n型雜質係在p型柱區PC1與n型柱區NC1配置成有週期性的構造體(磊晶層EPS)中，植入於半導體基板1S之背面側。因此，在p型柱區PC1之半導體基板1S的背面側，p型雜質因為植入n型雜質而相抵消，有效之p型雜質的濃度降低。例如，當植入n型雜質達1.0×1016 /cm2 的程度時，3E15〜5E15/cm3 程度的p型雜質會發生極性翻轉。另一方面，在n型柱區NC1之半導體基板1S的背面側，n型雜質因為植入n型雜質而增加。例如，當植入n型雜質達1.0×1016 /cm2 的程度時，n型雜質濃度將成為1.0×1022 /cm3 (1E22/cm3 )的程度。
又，在p型柱區PC1之半導體基板1S的背面側，p型雜質因為植入n型雜質而相抵消。此可視為係p型柱區PC1之深度(在Z方向上的尺寸)變小恰如逆摻雜區CD之厚度(參照圖2之TCR )。因此，可視為係發揮作為超接面構造之功能的p型柱區PC1之深度(在Z方向上的尺寸)變小恰如逆摻雜區CD之厚度(參照圖2之TCR )。藉由如前述般，設置逆摻雜區CD，可使得晶格區CR之柱區的深度(在Z方向上的尺寸，TCR )較小。
接著，如圖21所示，在半導體基板1S之背面形成汲極電極DE。例如，將半導體基板1S之背面側做為頂面，使用濺鍍法或蒸鍍法形成金屬膜。藉此，可形成由金屬膜所構成的汲極電極DE。
藉由以上的步驟，可形成本實施形態之半導體裝置。
相較於使用多磊晶法，如本實施形態般，使用溝槽填充法形成p型柱區(PC1、PC2、PC3)及n型柱區(NC1、NC2、NC3)時，能夠使p型柱區與n型柱區的間隔更窄小。藉此，可降低接通電阻，並且提高耐受電壓。另外，就處理量而言，利用溝槽填充法相較於多磊晶法亦屬較佳。
又，在本實施形態中，由於設置逆摻雜區CD，故可使得晶格區CR之柱區的深度(在Z方向上的尺寸，TCR )較小。具體而言，可使得晶格區CR之柱區的深度(TCR )相較於中間區TR之柱區的深度(TTR )較小(TCR ＜TTR )。換言之，可使得晶格區CR之p型柱區PC1的深度(TCR )相較於中間區TR之p型柱區PC2的深度(TTR )較小(TCR ＜TTR )。藉由如前述般，使得晶格區CR之柱區的深度(TCR )較小，可緩和(避免)崩潰電流之局部性的電流集中，而能夠提高耐崩潰量。
亦即，在本實施形態中，使得晶格區CR之柱區的深度(TCR )相較於中間區TR之柱區的深度(TTR )較小。一般而言，耐受電壓VB 和柱區的深度(亦稱為行柱厚度)T成正比關係。因此，藉由使得晶格區CR之柱區的深度(TCR )相較於中間區TR之柱區的深度(TTR )較小，晶格區CR的耐受電壓將相較於中間區TR的耐受電壓變低。
在此，晶格區CR之源極電極SE與源極區SR係藉由複數之連接部(前述接觸洞)連接(參照圖2)。例如，在圖3所示之p型柱區PC1與圖16所示之源極電極SE的重疊區域，設置上述複數之連接部。如前述般，在晶格區CR即便產生崩潰電流，電流也容易分散而流動。另一方面，在中間區TR中，電流的流動路徑或其面積較小，容易發生局部性的電流集中。因此，即便是相同的崩潰電流流到晶格區CR與中間區TR的情形，在晶格區CR不至於造成破壞，在中間區TR則會發生造成破壞的情形。依本發明人等的驗證，在例如實體元件之耐崩潰量的評價中，已確知有下述傾向：耐崩潰量較低的元件係在中間區TR之連接部發生破壞的情形較多，耐崩潰量較高的元件則是在晶格區CR發生破壞的情形變多。
因此，藉由使得晶格區CR之柱區的深度(TCR )相較於中間區TR之柱區的深度(TTR )較小，而優先在晶格區CR產生突崩潰現象，能夠避免在中間區TR發生局部性的電流集中、和隨之而來的破壞。其結果，可提高耐崩潰量(導致半導體裝置被破壞的崩潰電流量)，而提高半導體裝置的可靠度。
圖22係顯示比較例之半導體裝置中的pn接合之耐受電壓(BVdss)的電荷平衡之圖表。縱軸為pn接合之耐受電壓(BVdss，(V))，而橫軸為p型柱區之雜質濃度(P柱濃度，(cm-3 ))。如圖22所示，在晶格區CR之柱區的深度(TCR )與中間區TR之柱區的深度(TTR )為相同程度的情形，亦即比較例的情形，晶格區之pn接合的耐受電壓(BVdss)將相較於中間區之pn接合的耐受電壓(BVdss)變高。
相對於此，如圖23所示，就所使用之p型柱區的雜質濃度(例如4.2×1015 /cm-3 以下)而言，較佳係晶格區之pn接合的耐受電壓(BVdss)相較於中間區之pn接合的耐受電壓(BVdss)變低。又，圖23係顯示半導體裝置中之pn接合的耐受電壓(BVdss)之理想的電荷平衡之圖表。
如上述般，使得晶格區CR之柱區的深度(TCR )相較於中間區TR之柱區的深度(TTR )較小，晶格區之pn接合的耐受電壓便將相較於中間區之pn接合的耐受電壓變低。換言之，晶格區的突崩潰電壓相較於中間區的突崩潰電壓較小。如前述般，將成為圖23所示之理想的電荷平衡。藉此，如上述，可優先在晶格區CR產生突崩潰現象，而能夠避免在中間區TR發生局部性的電流集中、和隨之而來的破壞。
又，如圖22及圖23所示，pn接合之耐受電壓(BVdss)的電荷平衡係依p型柱區之雜質濃度而變化。因此，藉由在本實施形態提高耐崩潰量，可補償因為p型柱區之雜質濃度變動所造成的耐受電壓之下降。其結果，能夠廣泛地取得製造時的製程範圍。
(實施形態2) 在本實施形態中，針對各種應用例進行說明。又，在和實施形態1等同樣之部位標註同一或相關聯的符號，而省略重複的說明。
(應用例1) 圖24係顯示本實施形態之應用例1的半導體裝置之構成的俯視圖，圖25則是顯示本實施形態之應用例1的半導體裝置之構成的剖面圖。
在實施形態1(圖20)中，藉由在晶格區CR之整體(例如圖3所示之矩形的晶格區CR之整體)植入n型雜質離子，而形成逆摻雜區CD。但是，如圖24所示，於晶格區CR中，僅在p型柱區PC1之形成區域植入n型雜質離子亦可。圖24中，以深灰色表示的部分即為n型雜質離子的植入區域。在此情形，係藉由例如僅在晶格區CR中之p型柱區PC1具有開口部的遮蔽光罩，植入n型雜質離子。
依此種離子植入步驟，如圖25所示，僅在p型柱區PC1的下部形成逆摻雜區CD。在此情形，於晶格區CR之p型柱區PC1的下方，p型雜質同樣互相抵消，而有效的p型雜質濃度變低。於是，相較於中間區TR之p型柱區PC2的深度(在Z方向上的尺寸TTR )，晶格區CR之p型柱區PC1的深度(在Z方向上的尺寸TCR )變小，而能夠達到和實施形態1之情形同樣的效果。
另外，由於除了逆摻雜區CD之構成及其製程以外，均和實施形態1相同，故省略相同構成及相同製程的說明。
(應用例2) 圖26係顯示本實施形態之應用例2的半導體裝置之構成的俯視圖，圖27則是顯示本實施形態之應用例2的半導體裝置之其他構成的俯視圖。
在應用例1(圖24)中，於p型柱區PC1之全部的形成區域植入n型雜質離子。但是，於p型柱區PC1之一部分的形成區域植入n型雜質離子亦可。
圖26及圖27中，以深灰色表示的部分即為n型雜質離子的植入區域。例如圖26所示，沿著X方向隔開預定之間隔而配置的複數之p型柱區PC1之中，僅在每隔一個p型柱區PC1之形成區域植入n型雜質離子亦可。
又，如圖27所示，線狀(在Y方向上具有長邊之矩形)的p型柱區PC1之中，交替設置n型雜質離子的植入區域和n型雜質離子的非植入區域亦可。
在此種情形，同樣可部分性地使晶格區CR之p型柱區PC1的深度(在Z方向上的尺寸，TCR )較小，而能夠提高耐崩潰量(導致半導體裝置被破壞的崩潰電流量)。
另外，由於除了n型雜質的植入區域(逆摻雜區CD)之構成及其製程以外，均和實施形態1相同，故省略相同構成及相同製程的說明。
(應用例3) 圖28係顯示本實施形態之應用例3的半導體裝置之構成的剖面圖。如圖28所示，令逆摻雜區CD之厚度變化亦可。在此，係使得逆摻雜區CD的厚度隨著從晶格區CR之中央部往外周部靠近而變小。藉此，晶格區CR之p型柱區PC1的深度(在Z方向上的尺寸，TCR )將隨著往中間區TR之方向靠近而逐漸變大。
在此種情形，同樣可提高耐崩潰量(導致半導體裝置被破壞的崩潰電流量)，而能夠提高半導體裝置的可靠度。
另外，由於除了n型雜質離子的植入區域(逆摻雜區CD)之構成及其製程以外，均和實施形態1相同，故省略相同構成及相同製程的說明。
(應用例4) 圖29係顯示本實施形態之應用例4的半導體裝置之構成的俯視圖。
在實施形態1(圖3)中，將中間區TR和周邊區PER之p型柱區PC2、PC3設成線狀(在X方向或Y方向上具有長邊的矩形)。但是，例如圖29所示，將p型柱區PC2、PC3設成渦旋狀亦可。在此，渦旋狀係單向狀。
亦即，如圖29所示，在中間區TR，以從區隔出晶格區CR的矩形區域之角部(起點˙始點)開始圍繞晶格區CR的方式，配置有第1圈p型行柱，並且接續該第1圈p型行柱，而以圍繞第1圈p型行柱的方式，配置有第2圈p型行柱。進而，接續該第2圈p型行柱，而以圍繞第2圈p型行柱的方式，配置有第3圈p型行柱。如前述，以圍繞第(n–1)圈p型行柱的方式，配置第n圈p型行柱，並且晶格區CR將被n圈渦旋狀的p型行柱圍繞。在圖29中，顯示了第1圈到第3圈的p型行柱(n=3)。
又，在周邊區PER，以從區隔出中間區TR的矩形區域之角部(起點、始點)開始圍繞中間區TR的方式，配置有第1圈p型行柱，並且接續該第1圈p型行柱，而以圍繞第1圈p型行柱的方式，配置有第2圈p型行柱。進而，接續該第2圈p型行柱，而以圍繞第2圈p型行柱的方式，配置有第3圈p型行柱。如前述，以圍繞第(n–1)圈p型行柱的方式，配置第n圈p型行柱，並且中間區TR將被n圈渦旋狀的p型行柱圍繞。在圖29中，顯示了第1圈到第9圈的p型行柱(n=9)。
即便如上述般，將中間區TR和周邊區PER之p型柱區PC2、PC3設成渦旋狀的情形，藉由使得晶格區CR之p型柱區PC1的深度(在Z方向上的尺寸，TCR )相較於中間區TR或周邊區PER之p型柱區PC2、PC3的深度(在Z方向上的尺寸，TTR 、TPER )較小，可達到和實施形態1之情形同樣的效果。
又，於實施形態1中，在半導體基板1S之背面植入n型雜質離子，而形成n型半導體區(低阻抗區)LR。但是，亦可省略此步驟。
另外，於實施形態1中，將半導體基板1S之背面研磨成仍然殘留半導體基板1S。但是，將半導體基板1S之背面研磨到露出磊晶層EPS亦可。在此情形，只要在磊晶層EPS之露出面植入n型雜質離子，而形成n型半導體區(低阻抗區)LR，進一步利用背面選擇性植入而在該n型半導體區LR之下部形成逆摻雜區CD即可。
以上，已經依據實施形態，針對由本發明人完成的發明進行具體的說明。但是，本發明並不限定於上述形態，乃可在不脫離本發明之宗旨的範圍內進行各種變更，係屬當然。例如，將應用例1〜4之構成加以適當地組合，而適用於實施形態1亦可。
1S‧‧‧半導體基板
BC‧‧‧主體接觸區
CD‧‧‧逆摻雜區
CH‧‧‧通道區
CR‧‧‧晶格區
DE‧‧‧汲極電極
DT1〜DT3‧‧‧溝槽
EPS、EPI、EP‧‧‧磊晶層
FFP‧‧‧場板電極
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
GPE‧‧‧閘極引出電極
GPU‧‧‧閘極引出部
IL‧‧‧層間絕緣膜
LR‧‧‧n型半導體區
M‧‧‧遮蔽罩
NC1〜NC3‧‧‧n型柱區
PAS‧‧‧表面保護膜
PC1〜PC3‧‧‧p型柱區
PER‧‧‧周邊區
PF1‧‧‧導體膜
PR‧‧‧光阻膜
SE‧‧‧源極電極
SPE‧‧‧源極引出電極
SPR‧‧‧源極引出區
SR‧‧‧源極區
TR‧‧‧中間區
TCR‧‧‧晶格區CR之p型柱區PC1的深度
TTR‧‧‧中間區TR之p型柱區PC2的深度
TPER‧‧‧周邊區PER之p型柱區PC3的深度
[圖1]係示意地顯示實施形態1的半導體裝置之構成的俯視圖； [圖2]係顯示實施形態1的半導體裝置之構成的剖面圖； [圖3]係顯示實施形態1之半導體裝置的p型柱區之構成的俯視圖； [圖4]係顯示實施形態1之半導體裝置的製程之剖面圖； [圖5]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖4之製程的剖面圖； [圖6]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖5之製程的剖面圖； [圖7]係顯示實施形態1之半導體裝置的製程之俯視圖； [圖8]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖6之製程的剖面圖； [圖9]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖8之製程的剖面圖； [圖10]係顯示實施形態1之半導體裝置的製程之俯視圖； [圖11]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖9之製程的剖面圖； [圖12]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖11之製程的剖面圖； [圖13]係顯示實施形態1之半導體裝置的製程之俯視圖； [圖14]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖12之製程的剖面圖； [圖15]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖14之製程的剖面圖； [圖16]係顯示實施形態1之半導體裝置的製程之俯視圖； [圖17]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖15之製程的剖面圖； [圖18]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖17之製程的剖面圖； [圖19]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖18之製程的剖面圖； [圖20]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖19之製程的剖面圖； [圖21]係顯示實施形態1之半導體裝置的製程之剖面圖，且為顯示出接續於圖20之製程的剖面圖； [圖22]係顯示比較例之半導體裝置中的pn接合之耐受電壓(BVdss)的電荷平衡之圖表； [圖23]係顯示半導體裝置中之pn接合的耐受電壓(BVdss)之理想的電荷平衡之圖表； [圖24]係顯示實施形態2之應用例1的半導體裝置之構成的俯視圖； [圖25]係顯示實施形態2之應用例1的半導體裝置之構成的剖面圖； [圖26]係顯示實施形態2之應用例2的半導體裝置之構成的俯視圖； [圖27]係顯示實施形態2之應用例2的半導體裝置之其他構成的俯視圖； [圖28]係顯示實施形態2之應用例3的半導體裝置之構成的剖面圖； [圖29]係顯示實施形態2之應用例4的半導體裝置之構成的俯視圖。
BC‧‧‧主體接觸區
CD‧‧‧逆摻雜區
CH‧‧‧通道區
CR‧‧‧晶格區
DE‧‧‧汲極電極
EPS、EPI‧‧‧磊晶層
FFP‧‧‧場板電極
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
GPE‧‧‧閘極引出電極
GPU‧‧‧閘極引出部
IL‧‧‧層間絕緣膜
LR‧‧‧n型半導體區
NC1~NC3‧‧‧n型柱區
PAS‧‧‧表面保護膜
PC1~PC3‧‧‧p型柱區
PER‧‧‧周邊區
SE‧‧‧源極電極
SPE‧‧‧源極引出電極
SPR‧‧‧源極引出區
SR‧‧‧源極區
TR‧‧‧中間區
TCR‧‧‧晶格區CR之p型柱區PC1的深度
TTR‧‧‧中間區TR之p型柱區PC2的深度
TPER‧‧‧周邊區PER之p型柱區PC3的深度

Claims (15)

  1. 一種半導體裝置；其具備： 半導體層，具有第1區域、及圍繞該第1區域的第2區域； 複數之第1柱部，屬於第1導電型，且形成於該第1區域之該半導體層中；及複數之第2柱部，屬於和該第1導電型為相反導電型之第2導電型，亦形成於該第1區域之該半導體層中； 半導體元件，形成於該第1區域之該半導體層的上方； 複數之第3柱部，屬於該第1導電型，且形成於該第2區域之該半導體層中；及複數之第4柱部，屬於該第2導電型，亦形成於該第2區域之該半導體層中；且 該第1柱部與該第2柱部係交替配置，而該第3柱部與該第4柱部係交替配置； 該第1柱部配置在形成於該半導體層中的第1溝槽中，而該第3柱部配置在形成於該半導體層中的第2溝槽中；且 該第1溝槽中之該第1導電型的區域之深度，亦即該第1柱部之深度，係相較於該第2溝槽中之該第1導電型的區域之深度，亦即該第3柱部之深度較小。
  2. 如申請專利範圍第1項之半導體裝置，其中，形成於該第1區域的該半導體層之上方的半導體元件具有複數之單位晶胞；且 該單位晶胞包含： 閘極電極，隔著閘極絕緣膜而配置在該第2柱部上；和 源極區，配置在位於該閘極電極之一側的該第1柱部之上部。
  3. 如申請專利範圍第2項之半導體裝置，其中，該複數之單位晶胞的源極區係和配置於該單位晶胞之上方的源極電極連接。
  4. 如申請專利範圍第3項之半導體裝置，其具備： 閘極引出部，配置於該第2區域之該半導體層的上方；和 源極引出區，配置於該第2區域之該半導體層的上部；且 該閘極引出部連接於該閘極電極，而該源極引出區連接於該源極區。
  5. 如申請專利範圍第4項之半導體裝置，其具備： 閘極引出電極，連接於該閘極引出部；和 源極引出電極，連接於該源極引出區；且 該閘極引出電極與該源極引出區兩者配置於該第2區域。
  6. 如申請專利範圍第1項之半導體裝置，其在該第1區域中，於該第1柱部與 該第2柱部交替配置而成之區域的下部，設有植入該第2導電型之雜質而成的半導體區域。
  7. 如申請專利範圍第6項之半導體裝置，其在該半導體區域中，該第1柱部之 下部的該半導體區域之該第1導電型的雜質濃度，係相較於該第1柱部之該第1導電型的雜質濃度較低。
  8. 如申請專利範圍第1項之半導體裝置，其中，該第1區域之突崩潰電壓係相較於該第2區域之突崩潰電壓較低。
  9. 如申請專利範圍第1項之半導體裝置，其更具備： 複數之第5柱部，屬於該第1導電型，且形成於圍繞該第2區域之第3區域的該半導體層中；及 複數之第6柱部，屬於該第2導電型，亦形成於該第3區域之該半導體層中；且 該第5柱部配置在形成於該半導體層中的第3溝槽中；且 該第1溝槽中之該第1導電型的區域之深度，亦即該第1柱部之深度，係相 較於該第3溝槽中之該第1導電型的區域之深度，亦即該第5柱部之深度較小。
  10. 如申請專利範圍第9項之半導體裝置，其更具備：形成於該第3區域之該半導體層上的電極。
  11. 一種半導體裝置之製造方法；其包含： 步驟(a)，在第1導電型之半導體層的第1區域形成複數之第1溝槽，並且在該半導體層之圍繞該第1區域的第2區域形成複數之第2溝槽； 步驟(b)，藉由在該第1溝槽及第2溝槽中，充填和該第1導電型為相反導電型之第2導電型的半導體； 步驟(b1)，以在該第1溝槽中形成第1柱部，並且形成由該第1柱部之間的該半導體層所構成的第2柱部； 步驟(b2)，以在該第2溝槽中形成第3柱部，並且形成由該第3柱部之間的該半導體層所構成的第4柱部； 步驟(c)，在該第1區域形成半導體元件；及 步驟(d)，在該第1溝槽中之該第1柱部的下部，植入該第1導電型的雜質。
  12. 如申請專利範圍第11項的半導體裝置之製造方法，其中，該步驟(d)係下述的步驟：以該半導體層之該第1溝槽的底部側做為頂面，並且在以遮罩覆蓋該第2區域的狀態下，植入該第1導電型的雜質。
  13. 如申請專利範圍第11項的半導體裝置之製造方法，其中，藉由該步驟(d)，該第1溝槽中之該第1導電型的區域之深度，亦即該第1柱部之深度，係相較於該第2溝槽中之該第1導電型的區域之深度，亦即該第3柱部之深度較小。
  14. 如申請專利範圍第11項的半導體裝置之製造方法，其中，該步驟(c)包含： 步驟(c1)，在該第2柱部上隔著閘極絕緣膜而形成閘極電極；及 步驟(c2)，在位於該第2柱部之一側的該第1柱部之上部形成源極區。
  15. 如申請專利範圍第14項的半導體裝置之製造方法，其更包含：步驟(e)，形 成和該源極區連接的源極電極。
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