JP2009124169A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板主面の所定領域に形成された絶縁膜上に半導体素子が形成された半導体装置において、前記絶縁膜を前記領域内に間隙をおいて形成し、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する。具体的には、半導体基板主面の所定領域に形成されたフィールド絶縁膜によって規定されたセル領域にパワーMISFETが形成され、前記フィールド絶縁膜上に半導体素子が形成されている半導体装置において、前記フィールド絶縁膜を前記領域内に間隙をおいて形成し、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する。
上述した手段によれば、寄生MISFETの形成及び耐圧の低下を防止しつつ、フィールド絶縁膜の直下にp型層を形成する必要がなくなるので、工程数の削減が可能となる。
【選択図】 図9
Description
これらのMISFETは、半導体基板の外周に沿って角部を円弧状とした矩形環状に設けられたフィールド絶縁膜3によって囲まれたセル領域内に複数のセルを規則的に配置して構成されている。
各セルは、n+型の半導体基体1上に形成されたn−型層2がドレイン領域となり、n−型層2上に形成されたp型層8がチャネルの形成されるベース領域となり、p型層8内に形成されたn+型層9がソースとなる縦型FETになっている。ソースとなるn+型層9には、層間絶縁膜10を介してセル領域に設けられたソース電極11が接続されている。ソース電極11は、n+型層9の他にベース電位を一定にするために、p型層8内に設けたp+型層12にも電気的に接続されている。
BV≒nBVpt+BVcy…式(1)
と表すことができる。即ち、この構造の場合、耐圧はFLRのリングの間隔と本数によって決定され、主接合には影響されない。そのため、FLR部の耐圧は理論上、式(1)で表す値になっている。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付の図面によって明らかになるであろう。
半導体基板主面の所定領域に形成された絶縁膜上に半導体素子が形成された半導体装置において、前記絶縁膜を前記領域内に間隙をおいて形成し、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する。
また、その製造方法において、前記半導体基板主面に、前記絶縁膜を前記領域内に間隙をおいて形成する工程と、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する工程とを有する。
(1)本発明によれば、耐圧減少防止及び寄生FET防止のための半導体層をフィールド絶縁膜形成後に形成することができるという効果がある。
(2)本発明によれば、上記効果(1)により、他の素子の形成工程を利用して前記半導体層を形成することが可能となるという効果がある。
(3)本発明によれば、上記効果(2)により、工程数を低減することができるという効果がある。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施の形態1)
図7は本発明の一実施の形態の半導体装置の等価回路図であり、図8はチップ平面レイアウトを示し、図9は、図8中の破線図示部分を拡大して示し、図10は、図8中のa‐a線に沿った縦断面を示し、図11は、図8中のb‐b線に沿った縦断面を示し、図12は、図9中のc‐c線に沿った縦断面を示している。なお、図9中では、理解を助けるためにソース電極或いはゲートパッドとなる金属配線層を省略してある。
図7に明らかなように、本実施の形態の半導体装置はnチャネルパワーMISFETのゲート・ソース間に保護素子としてダイオードを搭載してある。
本発明で言う半導体基板は、半導体基体1主面に形成されたその基板と同一導電型のエピタキシャル半導体層(n−型層2)を含んでいる。
そしてMISFETは、n−型層2に形成される。
これらのMISFETは、半導体基板の外周に沿って角部を円弧状とした矩形環状の領域に設けられたフィールド絶縁膜3によって囲まれたセル領域内に複数のセルを規則的に配置して構成されている。フィールド絶縁膜3は、フィールド絶縁膜3の形成される領域内に間隙をおいて複数に分離されて形成されている。
各セルは、n+型の半導体基体1上に形成されたn−型層2がドレイン領域となり、n−型層2上に形成されたp型層8がチャネルの形成されるベース領域となり、p型層8内に形成されたn+型層9がソースとなる縦型FETになっている。ソースとなるn+型層9には、層間絶縁膜10を介してセル領域に設けられたソース電極11が接続されている。ソース電極11は、n+型層9の他にベース電位を一定にするために、p型層8内に設けたp+型層12にも電気的に接続されている。なお、このソース電極11の一部がソースパッド13となる。
チップの終端となるソース配線14の周囲には、フローティングのp型拡散層からなる矩形環状のリング16を複数配置したFLRが設けられている。このFLRでは、印加電圧の増加につれて、アバランシェ降伏が起きる前に内側のリング16から外側のリング16に空乏層が延びてパンチスルーする構造になっている。図示したリングは2本であるが、前述の如く、その段数を変えることによって必要な耐圧を得ることができる。例えば耐圧60V程度以下であれば、フローティングのリング16は設けなくても良い。
ダイオード17は、例えば多結晶シリコンを用いて、n+型層17aとp型層17bとを交互に配置することで形成されている。図示したものは、双方向に4段のpn接合を作っているが、その段数を変えることによって、所望の降伏電圧とすることができる。また、本実施の形態では図8に示すように、ゲート配線6を囲むフィールド絶縁膜3の形成領域に形成される全てのフィールド絶縁膜3の上にダイオード17を配置したが、勿論必要に応じてその個数を変えて良い。
このp型層18は、その間隔Lが狭い程高耐圧化するので、その間隔Lを狭く形成するのが望ましいので、p型層18は横方向拡散によってフィールド絶縁膜3の下部に延在させてある。理想的には、フィールド絶縁膜3の下にてp型層18が横方向拡散で互いに接続されているのが望ましい。
先ず、例えばヒ素が導入された単結晶シリコンからなるn+半導体基体1上にエピタキシャル成長によってn−型層2を形成する。そして、このn−型層2上に例えば熱酸化により酸化珪素膜を全面に形成し、この酸化珪素膜をフォトリソグラフィによるマスクを用いたエッチング除去によってフィールド絶縁膜3にパターニングする。この状態を図13に示す。
図19は本発明の他の実施の形態の半導体装置の等価回路図であり、図20はチップ平面レイアウトを示し、図21は、図20中の破線図示部分を拡大して示し、図22は、図21中のc‐c線に沿った縦断面を示している。なお、図21中では、理解を助けるためにソース電極或いはゲートパッドとなる金属配線層を省略してある。
MISFETは、例えば単結晶シリコンからなるn+型の半導体基体1に、例えばエピタキシャル成長によってn−型層2を形成した半導体基板に形成される。
これらのMISFETは、半導体基板の外周に沿って角部を円弧状とした矩形環状の領域に設けられたフィールド絶縁膜3によって囲まれたセル領域内に複数のセルを規則的に配置して構成されている。フィールド絶縁膜3は、フィールド絶縁膜3の形成される領域内に間隙をおいて複数に分離されて形成されている。
各セルは、n+型の半導体基体1上に形成されたn−型層2がドレイン領域となり、n−型層2上に形成されたp型層8がチャネルの形成されるベース領域となり、p型層8内に形成されたn+型層9がソースとなる縦型FETになっている。ソースとなるn+型層9には、層間絶縁膜10を介してセル領域に設けられたソース電極11が接続されている。ソース電極11は、n+型層9の他にベース電位を一定にするために、p型層8内に設けたp+型層12にも電気的に接続されている。なお、このソース電極11の一部がソースパッド13となる。
抵抗20は、例えばp型の不純物を導入した多結晶シリコンを用い、蛇行させて配置することで形成されている。
また、本実施の形態では抵抗20を蛇行させて配置したが、直線状に配置しても実施が可能であり、複数の抵抗を形成しこれらを並列或いは直列に接続する構成としてもよい。
先ず、例えばヒ素が導入された単結晶シリコンからなるn+半導体基体1上にエピタキシャル成長によってn−型層2を形成する。そして、このn−型層2上に例えば熱酸化により酸化珪素膜を全面に形成し、この酸化珪素膜をフォトリソグラフィによるマスクを用いたエッチング除去によってフィールド絶縁膜3にパターニングする。
領域にはボロンを導入する。
抵抗21は、例えばp型の不純物を導入した多結晶シリコンを用い、蛇行させて配置することで形成されている。
なお、このような半導体装置の製造方法については既述のダイオード及び抵抗を備えた半導体装置の製造方法を適用することができる。
このように、本発明では、フィールド絶縁膜3形成後にp型層18を形成するため、他の素子の形成工程を利用してp型層18を形成することができるので工程数の削減が可能である。
例えば本発明は、パワーMISFETを設けた半導体装置以外にも、IGBT(Integrated Gate Bipolar Transistor)等を設けた半導体装置にも適用が可能である。
Claims (10)
- 半導体基板主面の所定領域に形成された絶縁膜上に半導体素子が形成された半導体装置において、
前記絶縁膜が前記領域内に間隙をおいて形成され、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層が形成されていることを特徴とする半導体装置。 - 半導体基板主面の所定領域に形成された絶縁膜によって規定されたセル領域にパワーMISFETが形成され、前記絶縁膜上に半導体素子が形成されている半導体装置において、
前記絶縁膜が前記領域内に間隙をおいて形成され、前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層が形成され、前記間隙の間に位置する絶縁膜上に前記半導体素子が形成されていることを特徴とする半導体装置。 - 前記絶縁膜上に形成されている半導体素子が、保護素子となるダイオード或いは抵抗の少なくとも何れかであることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記絶縁膜の間隙に位置する半導体層の拡散深さと、前記パワーMISFETのチャネル形成領域の拡散深さとが等しいことを特徴とする請求項2又は請求項3に記載の半導体装置。
- 前記絶縁膜の間隙に位置する半導体層が、隣接する絶縁膜下の半導体基板主面に横方向拡散していることを特徴とする請求項1乃至請求項4の何れか一項に記載の半導体装置。
- 半導体基板主面の所定領域に形成された絶縁膜上に半導体素子が形成された半導体装置の製造方法において、
前記半導体基板主面に、前記絶縁膜を前記領域内に間隙をおいて形成する工程と、
前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 半導体基板主面の所定領域に形成された絶縁膜によって規定されたセル領域にパワーMISFETが形成され、前記絶縁膜上に半導体素子が形成されている半導体装置の製造方法において、
前記半導体基板主面に、前記絶縁膜を前記領域内に間隙をおいて形成する工程と、
前記間隙に位置する半導体基板主面に半導体基板主面とは反対導電型の半導体層を形成する工程と、
前記間隙の間に位置する絶縁膜上に前記半導体素子を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記絶縁膜上に形成される半導体素子が、保護素子となるダイオード或いは抵抗の少なくとも何れかであることを特徴とする請求項6又は請求項7に記載の半導体装置の製造方法。
- 前記絶縁膜の間隙に位置する半導体層と前記パワーMISFETのチャネル形成領域とを同一工程にて形成することを特徴とする請求項7又は請求項8に記載の半導体装置の製造方法。
- 前記絶縁膜の間隙に位置する半導体層を、横方向の拡散によって隣接する絶縁膜下の半導体基板主面に延在させることを特徴とする請求項6乃至請求項9の何れか一項に記載の半導体装置の製造方法。
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Citations (5)
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---|---|---|---|---|
JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
JPS61274366A (ja) * | 1985-05-29 | 1986-12-04 | Tdk Corp | 高耐圧半導体装置 |
JPH02113581A (ja) * | 1988-10-22 | 1990-04-25 | Matsushita Electric Works Ltd | 半導体装置 |
JPH06310726A (ja) * | 1993-04-22 | 1994-11-04 | Fuji Electric Co Ltd | トランジスタ用保護ダイオード |
JPH0745822A (ja) * | 1993-07-27 | 1995-02-14 | Fuji Electric Co Ltd | 半導体装置 |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
JPS61274366A (ja) * | 1985-05-29 | 1986-12-04 | Tdk Corp | 高耐圧半導体装置 |
JPH02113581A (ja) * | 1988-10-22 | 1990-04-25 | Matsushita Electric Works Ltd | 半導体装置 |
JPH06310726A (ja) * | 1993-04-22 | 1994-11-04 | Fuji Electric Co Ltd | トランジスタ用保護ダイオード |
JPH0745822A (ja) * | 1993-07-27 | 1995-02-14 | Fuji Electric Co Ltd | 半導体装置 |
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