JPH06310726A - トランジスタ用保護ダイオード - Google Patents

トランジスタ用保護ダイオード

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JPH06310726A JP5094706A JP9470693A JPH06310726A JP H06310726 A JPH06310726 A JP H06310726A JP 5094706 A JP5094706 A JP 5094706A JP 9470693 A JP9470693 A JP 9470693A JP H06310726 A JPH06310726 A JP H06310726A
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Abstract

(57)【要約】 【目的】絶縁ゲート形トランジスタ等の過電圧保護用の
ダイオードをトランジスタと同じチップ内に容易に作り
込めるようそのダイオード層を作り込む際の不純物の拡
散深さを減少させる。 【構成】保護対象トランジスタ10としての縦形電界効果
トランジスタのオフ状態で空乏層が延びるｎ形の半導体
領域２の表面を覆う絶縁膜31の窓からｐ形のダイオード
層32を複数個に分割して拡散し、それらに導電接触する
電極膜34からダイオード端子Ａを導出して保護ダイオー
ド30とすることにより、過電圧により各ダイオード層32
から半導体領域２内に延びる空乏層が互いに繋がりにく
くし、ダイオード層32の拡散深さが従来より１桁程度浅
くても保護ダイオード30の降伏電圧を保護対象トランジ
スタ10の耐圧値より充分低め得るようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はトランジスタを過電圧か
ら保護するためそのチップ内に作り込まれるダイオード
であって、とくに電界効果トランジスタ（以下、FET と
いう）や絶縁ゲートバイポーラトランジスタ（以下、IG
BTという）等の絶縁ゲート形のトランジスタに適する保
護ダイオードに関する。
【０００２】
【従来の技術】トランジスタを例えば負荷の駆動に用い
る場合に負荷側から過電圧が掛かってその主端子間が降
伏すると、その際流れる過大なアバランシェ電流により
トランジスタが損傷ないし破壊を受けるおそれがある。
このため、トランジスタにダイオードを接続して過電圧
を受けたときトランジスタよりも先に降伏させてそれを
保護する手段を講ずることが多い。以下、かかる過電圧
保護の要領を図７を参照してトランジスタが絶縁ゲート
形の場合に適するいわゆるダイナミッククランプ保護方
式について簡単に説明する。
【０００３】図７(a) は過電圧保護の対象が FET10の場
合であり、例えばソース端子Ｓ側を接地しかつドレイン
端子Ｄに負荷を接続した状態で使用している間に負荷側
から侵入する過電圧により降伏する保護ダイオード30を
逆方向の補助ダイオード50を介してドレインとゲート端
子Ｇの間に接続する。 FET10がオフ動作して負荷側のイ
ンダクタンス等による過電圧が保護ダイオード30の FET
10の耐圧値よりも低い降伏電圧に達すると、保護ダイオ
ード30が導通して FET10のゲート電圧を上げるからｎチ
ャネル形の FET10はオン状態を保ち、過電圧が保護ダイ
オード30の降伏電圧にクランプされる。過渡的な過電圧
が下がると、保護ダイオード30が非降伏状態になるから
FET10はオフ状態になる。補助ダイオード50は FET10の
オン時の正のゲート電圧による保護ダイオード30の導通
防止用である。
【０００４】図７(b) は保護対象がIGBT20の場合であっ
て、この場合の保護ダイオード30は図のようにIGBT20の
ベースとゲート端子Ｇの間に同図(a) の補助ダイオード
50を介することなく接続される。例えばエミッタ端子Ｅ
を接地してコレクタ端子Ｃに負荷を接続したこのIGBT20
のオフ時にコレクタ端子Ｃから過電圧が侵入すると、図
７(a) の場合と同様に保護ダイオード30が降伏してゲー
ト電圧を上げることによりIGBT20をオンの状態に保って
IGBT20に掛かる電圧を降伏電圧にクランプし、過電圧の
消失後にIGBT20はオフ状態になる。
【０００５】さて、図７(b) ではもちろん図７(a) の場
合でも保護ダイオード30は外付けにするより保護対象ト
ランジスタのチップ内に作り込むのが有利であり、本発
明はこの作り込み形の保護ダイオードに関する。図８に
この種の保護ダイオード30の従来例を断面図で示す。同
図(a) は保護対象が FET10の場合であり、同図(b) は保
護対象がIGBT20の場合である。
【０００６】図８(a) に示す FET10のチップはｎ形の基
板１上にｎ形のエピタキシャル層を半導体領域２として
成長させたもので、縦形構造の FET10はこの半導体領域
２の表面から図の右側の単位構造を多数回繰り返して作
り込んでなり、通例のようにゲート酸化膜11ａ上のゲー
ト11とｐ形のベース層12とｎ形のソース層13を備え、ベ
ース層12とソース層13に導電接触する電極膜14からソー
ス端子Ｓが，基板１に導電接触する裏側電極膜15からド
レイン端子Ｄが，ゲート11からゲート端子Ｇがそれぞれ
導出される。保護ダイオード30は半導体領域２の表面の
絶縁膜31で取り囲まれた範囲からｐ形のダイオード層32
を拡散し、かつその表面に導電接触する電極膜34からダ
イオード端子Ａを導出してなり、これと FET10のゲート
端子Ｇの間に前述の補助ダイオード50が接続される。
【０００７】図８(b) のIGBT20はそのチップがｐ形の基
板１の表面にｎ形のバッファ層1aを拡散した後にｎ形の
半導体領域２としてエピタキシャル層を成長させてなる
点が異なるが、半導体領域２の表面から作り込む構造は
図８(a) と同じであり、保護ダイオード30の構造も同じ
である。これらの図８(a),(b) からわかるよう、保護ダ
イオード30は FET10やIGBT20のオフ状態で空乏層が拡が
る半導体領域２に作り込まれる。また、図８(a) の補助
ダイオード50はゲート11用の多結晶シリコンを利用して
図の断面以外の個所に作り込まれる。
【０００８】
【発明が解決しようとする課題】上述のように保護ダイ
オード30を FET10やIGBT20と同じチップの中に作り込む
ことによりなんら外部接続を施す必要なくこれら保護対
象を過電圧から保護することができるが、このためには
保護ダイオード30の降伏電圧を保護対象の耐圧値よりふ
つう50〜100V程度低く正確に設定する必要があり、その
ダイオード層32の拡散に長時間を要しかつ拡散深さの管
理が容易でない問題がある。
【０００９】すなわち、このダイオード層32は半導体領
域２の表面から拡散するが、半導体領域２としてのエピ
タキシャル層が FET10やIGBT20のオフ状態で空乏層を充
分に拡がらせる高比抵抗で厚く成長されるので、それに
応じてダイオード層32を充分深く拡散しないと保護ダイ
オード30の降伏電圧が所望値にまで下がらない。このた
め、ダイオード層32の拡散には温度を1100℃程度まで上
げても20〜30時間もの長時間が必要になり、コスト面で
不利なだけでなく製造工程上の隘路にもなる。また、拡
散深さも加熱時間が長いと精度が低下しやすいほか、 F
ET10やIGBT20のベース層12等の拡散時にも狂いやすいの
で降伏電圧にばらつきが出やすくなる。かかる実情か
ら、本発明の目的は保護ダイオードを容易にかつ正確な
降伏電圧で保護対象トランジスタに作り込めるようにす
ることにある。
【００１０】
【課題を解決するための手段】上記目的は本件の第１発
明によれば、保護対象トランジスタのチップ内に保護ダ
イオードを作り込むに際して、トランジスタのオフ時に
空乏層が延びる半導体領域の表面からそれとは逆の導電
形で拡散された複数のダイオード層と, これらダイオー
ド層の表面を共通に覆う絶縁膜と, 絶縁膜の窓を介し各
ダイオード層と導電接触する電極膜とを設け、この電極
膜からダイオード端子を導出してトランジスタと接続す
ることによって達成される。
【００１１】なお、この場合の複数のダイオード層の相
互間隔は半導体領域の比抵抗により異なるがそれが通常
の範囲内のとき10μｍ以上とするのがよい。さらに、複
数のダイオード層の相互間の半導体領域の表面部にそれ
よりも高濃度で同じ導電形の不純物を拡散し、あるいは
電極膜をダイオード層の相互間の絶縁膜の上側で中断す
るようダイオード層ごとに分割して設けて複数の電極膜
からダイオード端子を導出するのが保護ダイオードの降
伏電圧を下げる上で有利である。
【００１２】本件の第２発明では、半導体領域の表面か
らそれと逆の導電形で拡散したダイオード層と，その周
縁部と近傍の半導体領域とを覆う絶縁膜と，ダイオード
層に導電接触する電極膜とを設け、また本件の第３発明
では、半導体領域の表面から同じ導電形で拡散した第１
ダイオード層と，それと重なりかつその周辺をも覆うよ
うに逆の導電形で拡散した第２ダイオード層と，第２ダ
イオード層に導電接触する電極膜とを設け、いずれの場
合にも電極膜から導出されるダイオード端子をトランジ
スタと接続することによって前述の目的を達成する。な
お、第２発明のダイオード層の不純物濃度は半導体領域
の比抵抗によって異なるがそれが通常の範囲内のとき表
面濃度で1017原子／cm3 以下とするのがよい。さらに本
件の第４発明では、保護対象が絶縁ゲート形のトランジ
スタのとき半導体領域の表面からトランジスタと同じ構
造でかつそれよりチャネル長が短いダイオード接続トラ
ンジスタを作り込んで、そのダイオード接続端子をトラ
ンジスタと接続することによって前述の目的を達成す
る。
【００１３】
【作用】前項に記載したように、本件の第１発明ではダ
イオード層を複数個に分割してそれぞれから空乏層を半
導体領域内に延ばしてそれらが互いに繋がりにくくし、
第２発明ではダイオード層内にも空乏層を延ばして絶縁
膜の下側の表面でパンチスルーさせ、第３発明では第１
と第２ダイオード層の間に平坦な半導体接合面を形成し
てツェナー降伏させ、第４発明では絶縁ゲート形トラン
ジスタと同構造でそれよりチャネル長が短くて降伏電圧
が低いダイオード接続トランジスタを利用することによ
り、いずれの場合も従来より１桁程度浅い不純物拡散に
よって保護ダイオードを保護対象トランジスタの耐圧よ
り低い所望の降伏電圧で容易に作り込めるようにするも
のである。
【００１４】
【実施例】以下、図１〜図６を参照して本件の第１〜第
４発明の実施例とその若干の実施態様を説明する。図の
図７や図８との対応部分に同じ符号が付けられているの
で重複部分の説明は省略する。なお、以下の実施例では
保護対象は図７(a) の等価回路に対応する FET10とする
が、本発明の保護ダイオードは図７(b) のIGBT20をもち
ろん含めて種々な保護対象トランジスタに広く適用でき
る。
【００１５】図１の断面図の右側部分に示す保護対象ト
ランジスタ10は図８(a) と同じ単位構造の FETであり、
それが作り込まれるチップのｎ形のエピタキシャル層で
ある半導体領域２は FET10に所望の耐圧を賦与するため
例えば1013原子／cm3 程度の不純物濃度で30〜50μｍの
厚みに成長される。 FET10の耐圧は例えば800V, 電流容
量は数〜十数Ａであり、この縦形の FET10ではオフ状態
で周知のようにベース層12から半導体領域２内に空乏層
が広がる。図７(a) のドレイン端子Ｄから侵入する過電
圧はその耐圧値を優に越える例えば900V以上であり、か
かる過電圧からFET10を安全に守るために保護ダイオー
ド30の降伏電圧はその耐圧値よりふつう50〜100V低い例
えば 700〜750Vの範囲内に設定される。
【００１６】この図１の実施例による保護ダイオード30
は、ｎ形の半導体領域２の表面上に絶縁膜31を付けてフ
ォトプロセスにより複数個の窓を明け、それらを介する
ｐ形不純物のイオン注入と熱拡散により複数のダイオー
ド層32を作り込み、それらに共通に導電接触するアルミ
の電極膜34をダイオード端子Ａとして配設してなり、こ
のダイオード端子Ａが図７(b) に対応して補助ダイオー
ド50を介して FET10のゲート端子Ｇと接続される。ダイ
オード層32は例えば1019原子／cm3 程度の表面不純物濃
度でふつう２〜３μｍの深さに拡散することでよく、工
程上は FET10のベース層12と同時拡散するのが有利であ
る。また、その個数は図の３個から数個までとするのが
よい。さらに、補助ダイオード50は FET10のゲート11用
の多結晶シリコンを利用して図の断面以外の個所に作り
込むのがよい。
【００１７】さて、 FET10のオフ時に空乏層が各ダイオ
ード層32から半導体領域２に延びるが、ドレイン端子Ｄ
から過電圧が侵入したときのアバランシェ降伏がいずれ
かのダイオード層32の底の隅の曲率部である電界の最集
中部で開始するので、従来の図８(a) の単一のダイオー
ド層32の場合は15〜20μｍの拡散深さが必要であったの
に対し、この第１発明の保護ダイオード30ではその数分
の１の拡散深さのダイオード層32でその降伏電圧を充分
低めることができる。かかる効果を高めるには隣接する
ダイオード層32から延びる空乏層が繋がって上述の曲率
部の電界集中が緩和されやすい傾向をできるだけ抑える
のが望ましく、このためには複数のダイオード層32の相
互間隔を10μｍ以上，高耐圧の FET10用の場合には20μ
ｍ以上に設定するのが望ましい。
【００１８】次の図２に示す第１発明の異なる実施例で
は、複数のｐ形のダイオード層32の相互間の半導体領域
２の表面部にそれと同じｎ形の，ただしそれより高い不
純物濃度のカウンタドープ層33を拡散する。このカウン
タドープ層33の不純物濃度は半導体領域２より１桁程度
高い例えば1014原子／cm3 とするのがよく、その拡散深
さは１〜２μｍ程度とごく浅くてよい。図１の実施例で
は FET10のオフ状態でダイオード層32の相互間の絶縁膜
31の下側の半導体領域２の表面に沿い空乏層が延びやす
いのに対し、この図２の実施例ではカウンタドープ層33
により空乏層の横方向の延びを抑止し、隣接するダイオ
ード層32から延びる空乏層を繋がり難くして保護ダイオ
ード30の降伏電圧を一層低め、あるいは同じ降伏電圧で
は図示のようにダイオード層32の相互間隔を縮めること
ができる。
【００１９】図３に第１発明のさらに異なる実施例を示
す。この実施例では電極膜34を図のように複数個のダイ
オード層32の相互間の絶縁膜31の上側で中断するように
ダイオード層32ごとに分割して設けた上でそれらから共
通のダイオード端子Ａを導出する。絶縁膜31の上側の電
極膜34は下側の半導体領域２の表面に対し静電誘導を及
ぼすいわゆるフィールドプレートとして働いて保護ダイ
オード30の降伏電圧を高める効果をもつから、この実施
例のように絶縁膜31上の電極膜34を分断することによ
り、かかるフィールドプレート効果を減殺して図１の実
施例より保護ダイオード30の降伏電圧を一層低め、ある
いは一定の降伏電圧ではダイオード層32の相互間隔を縮
めることができる。
【００２０】図４に第２発明の実施例を示す。この第２
発明では半導体領域２の表面を覆う絶縁膜31の窓からダ
イオード層32を比較的低い不純物濃度で拡散し、それに
接続する電極膜34からダイオード端子Ａを導出する。ダ
イオード層32の不純物濃度は1017原子／cm3 以下，望ま
しくは1016原子／cm3 程度に選定するのがよく、その周
縁が絶縁膜31の下に所望の降伏電圧に応じ３〜数μｍも
ぐり込むようにする。この保護ダイオード30では、過電
圧印加時の空乏層が半導体領域２内だけでなくダイオー
ド層32の中にも広がって図でＰで示すその絶縁膜31の下
側表面でパンチスルーが発生する。この第２発明では、
ダイオード層32の不純物濃度およびその絶縁膜31下への
もぐり込みの長さによってかかるパンチスルーによる降
伏電圧をFET10の耐圧より低い所望値に容易に設定する
ことができる。
【００２１】図５に第３発明の実施例を示す。この第３
発明では、半導体領域２の表面からそれと同じｎ形の第
１ダイオード層32ａを例えば1014〜1015原子／cm3 の不
純物濃度で５μｍ程度とやや深いめに拡散した後、それ
と逆のｐ形の第２ダイオード層32ｂを第１ダイオード層
32ａと重なりかつ図のようにその周辺を覆うようやや広
めのパターンで例えば1017〜1018原子／cm3 の不純物濃
度で２〜３μｍ程度の深さに拡散し、かつこの第２ダイ
オード層32ｂと導電接触する電極膜34からダイオード端
子Ａを導出する。これによって両ダイオード層32ａと32
ｂの間に平坦なpn接合Ｊが形成され、過電圧が保護ダイ
オード30に掛かったときにこの接合Ｊがツェナー降伏す
る。第３発明は両ダイオード層32ａと32ｂの不純物濃度
の選定により接合Ｊのツェナー電圧である降伏電圧を所
望値に設定するもので、保護ダイオード30を作り込むチ
ップ面積を節約できる利点がある。
【００２２】図６に示す第４発明の実施例では、保護ダ
イオード40用に FET10と同構造の，すなわち図示のよう
にゲート41とゲート酸化膜41ａとベース層42とソース層
43と電極膜44からなるトランジスタを半導体領域２の表
面から FET10のチャネル長C1よりも短いチャネル長C4で
作り込み、これを図のようにダイオード接続してダイオ
ード端子Ａを導出する。チャネル長が短いこのダイオー
ド接続トランジスタの耐圧はもちろん FET10より低く、
過電圧が掛かった時これを FET10の耐圧値より低い所望
の電圧で降伏させるにはFET10 のチャネル長C1が３〜５
μｍの場合そのチャネル長C4をふつう 1.5〜３μｍの範
囲内に設定するのがよい。この第４発明ではベース層42
を FET10のベース層12とは別工程で拡散する必要はある
が、他の部分はすべて FET10と同工程で作り込むことが
でき、保護ダイオード40に要するチップ面積もかなり小
さくできる。
【００２３】以上説明した図１〜図６の第１〜第４発明
は保護対象が図７(b) や図８(b) のIGBT20の場合でも半
導体領域２の下側のチップの構造が異なるだけであるか
ら、ダイオード端子ＡをIGBT20のゲート端子Ｇに接続し
てよい点を除いて上述と全く同じ構造ないし要領で保護
ダイオード30や40を半導体領域２に作り込めばよい。さ
らに、保護対象が FETやIGBT以外のトランジスタである
場合でも、ダイオード端子を接続すべきトランジスタ部
分が異なってくるだけで保護ダイオード自身は上述の構
造や要領で作り込むことでよい。
【００２４】
【発明の効果】以上の記載のとおり本件の第１発明で
は、保護対象トランジスタのオフ状態で空乏層が延びる
半導体領域の表面からダイオード層をそれと逆導電形で
複数個に分けて拡散してそれぞれから半導体領域内に延
びる空乏層が互いに繋がりにくくすることにより、第２
発明では半導体領域の表面に拡散したダイオード層内に
も空乏層を広がらせてその周縁部の絶縁膜の下の表面で
パンチスルーを発生させることにより、第３発明では半
導体領域と同じ導電形第１ダイオード層と，それと重な
りかつその周辺を覆う逆導電形の第２ダイオード層を拡
散して両層相互間に平坦なpn接合面を形成してツェナー
降伏させることにより、さらに第４発明では絶縁ゲート
形の保護対象トランジスタと同構造でかつそれよりチャ
ネル長が短いダイオード接続トランジスタを作り込むこ
とにより、いずれの場合にも(a) 保護対象トランジスタ
の耐圧値より低い所望の降伏電圧をもつ保護ダイオード
を従来より１桁程度浅い不純物拡散により容易，従って
経済的に作り込めるようにし、(b) 降伏電圧を従来より
正確に管理して保護対象トランジスタを過電圧から安全
かつ確実に保護し、さらに(c) 拡散を浅く，従って横方
向拡散を減少させて保護ダイオードの作り込みに要する
チップ面積を縮小することができる。
【図面の簡単な説明】
【図１】本件の第１発明による保護ダイオードの第１実
施例を保護対象トランジスタとともに示す断面図であ
る。
【図２】本件の第１発明による保護ダイオードの第２実
施例を保護対象トランジスタとともに示す断面図であ
る。
【図３】本件の第１発明による保護ダイオードの第３実
施例を保護対象トランジスタとともに示す断面図であ
る。
【図４】本件の第２発明による保護ダイオードの実施例
を保護対象トランジスタとともに示す断面図である。
【図５】本件の第３発明による保護ダイオードの実施例
を保護対象トランジスタとともに示す断面図である。
【図６】本件の第４発明による保護ダイオードの実施例
を保護対象トランジスタとともに示す断面図である。
【図７】保護ダイオードの保護対象トランジスタとの接
続要領を示し、同図(a) は保護対象が FETの場合、同図
(b) は保護対象がIGBTの場合の回路図である。
【図８】従来の保護ダイオードを示し、同図(a) は保護
対象が FETの場合、同図(b) は保護対象がIGBTの場合を
それぞれ示す保護ダイオードと保護対象トランジスタの
断面図である。
【符号の説明】
２ 半導体領域ないしはエピタキシャル層 10 保護対象トランジスタとしての FET 20 保護対象トランジスタとしてのIGBT 30 保護ダイオード 31 絶縁膜 32 ダイオード層 32ａ 第１ダイオード層 32ｂ 第２ダイオード層 33 カウンタドープ層 34 電極膜 40 保護対象トランジスタと同構造の保護ダイオー
ド Ａ ダイオード端子

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】トランジスタの保護のためにそのチップ内
    に作り込まれるダイオードであって、トランジスタのオ
    フ時に空乏層が延びる半導体領域の表面からそれとは逆
    の導電形で拡散された複数のダイオード層と、これらダ
    イオード層の表面を共通に覆う絶縁膜と、絶縁膜の窓を
    介して各ダイオード層と導電接触する電極膜とを備え、
    電極膜からダイオード端子を導出してトランジスタに接
    続してなることを特徴とするトランジスタ用保護ダイオ
    ード。
  2. 【請求項２】請求項１に記載のダイオードにおいて、複
    数のダイオード層の相互間の半導体領域の表面部にそれ
    より高濃度で同じ導電形の不純物を拡散することを特徴
    とするトランジスタ用保護ダイオード。
  3. 【請求項３】請求項１に記載のダイオードにおいて、ダ
    イオード層相互間の絶縁膜の上側では電極膜が中断する
    ように電極膜をダイオード層ごとに分割して設け、複数
    の電極膜からダイオード端子を導出するようにしたこと
    を特徴とするトランジスタ用保護ダイオード。
  4. 【請求項４】トランジスタの保護のためにそのチップ内
    に作り込まれるダイオードであって、トランジスタのオ
    フ時に空乏層が延びる半導体領域の表面からそれとは逆
    の導電形で拡散されたダイオード層と、ダイオード層の
    周縁部およびその周囲の半導体領域の表面を覆う絶縁膜
    と、ダイオード層の中央部に導電接触する電極膜とを備
    え、電極膜からダイオード端子を導出してトランジスタ
    に接続してなることを特徴とするトランジスタ用保護ダ
    イオード。
  5. 【請求項５】トランジスタの保護のためにそのチップ内
    に作り込まれるダイオードであって、トランジスタのオ
    フ時に空乏層が延びる半導体領域の表面からそれと同じ
    導電形で拡散された第１ダイオード層と、第１ダイオー
    ド層と重なりさらにその周辺をも覆うように半導体領域
    とは逆の導電形で拡散された第２ダイオード層と、第２
    ダイオード層に導電接触する電極膜とを備え、電極膜か
    らダイオード端子を導出した上でトランジスタに接続し
    てなることを特徴とするトランジスタ用保護ダイオー
    ド。
  6. 【請求項６】絶縁ゲート形トランジスタの保護のために
    そのチップ内に作り込まれるダイオードであって、トラ
    ンジスタのオフ状態で空乏層が延びる半導体領域の表面
    からトランジスタと同じ構造でかつそれよりもチャネル
    長が短いダイオード接続トランジスタを作り込み、その
    ダイオード接続端子をトランジスタに接続してなること
    を特徴とするトランジスタ用保護ダイオード。
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