JPH0563949B2 - - Google Patents
Info
- Publication number
- JPH0563949B2 JPH0563949B2 JP56026797A JP2679781A JPH0563949B2 JP H0563949 B2 JPH0563949 B2 JP H0563949B2 JP 56026797 A JP56026797 A JP 56026797A JP 2679781 A JP2679781 A JP 2679781A JP H0563949 B2 JPH0563949 B2 JP H0563949B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- conductivity type
- region
- integrated circuit
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 67
- 239000012535 impurity Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 9
- 230000001681 protective effect Effects 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000252233 Cyprinus carpio Species 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000700 radioactive tracer Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート形電界効果トランジスタ
（以下、MOSFET）等の半導体素子を有する半
導体集積回路装置に関する。さらに詳しくは、本
発明は、例えばMOSFETと、MOSFETの入出
力端子（ゲート等）に接続され、該MOSFETを
外部サージ電圧から保護する半導体素子を有する
半導体集積回路装置に関する。
（以下、MOSFET）等の半導体素子を有する半
導体集積回路装置に関する。さらに詳しくは、本
発明は、例えばMOSFETと、MOSFETの入出
力端子（ゲート等）に接続され、該MOSFETを
外部サージ電圧から保護する半導体素子を有する
半導体集積回路装置に関する。
従来、たとえば絶縁ゲート形電界効果トランジ
スタ（MOSFET）におけるゲートの保護素子
は、主としてMOSFETと同一基板中に設けられ
た保護ダイオードを用いていた。そのため、基板
がドレーン領域として動作するたて形MOSFET
の場合には、寄生トランジスタによるサイリスタ
動作が生じて破壊するなど、実用上の大きな障害
となつている。この問題点を解決するため、この
種の保護素子をMOSFET基板と分離された絶縁
膜上に設ける構造がすでに提案されている。
スタ（MOSFET）におけるゲートの保護素子
は、主としてMOSFETと同一基板中に設けられ
た保護ダイオードを用いていた。そのため、基板
がドレーン領域として動作するたて形MOSFET
の場合には、寄生トランジスタによるサイリスタ
動作が生じて破壊するなど、実用上の大きな障害
となつている。この問題点を解決するため、この
種の保護素子をMOSFET基板と分離された絶縁
膜上に設ける構造がすでに提案されている。
（特開昭54−29984号参照）。該保護素子は、真
性の多結晶シリコン層を用い、この層中に１対の
高濃度不純物領域を真性と挾んで形成し、該一対
の領域間でのパンチスルー耐圧により電圧を規定
する構造を有している。この形のゲート保護素子
の欠点は、動作原理上、耐圧が加工精度に大きく
依存するため、その絶対値のバラツキが大きくな
ること、および破壊強度が小さいことである。
性の多結晶シリコン層を用い、この層中に１対の
高濃度不純物領域を真性と挾んで形成し、該一対
の領域間でのパンチスルー耐圧により電圧を規定
する構造を有している。この形のゲート保護素子
の欠点は、動作原理上、耐圧が加工精度に大きく
依存するため、その絶対値のバラツキが大きくな
ること、および破壊強度が小さいことである。
本発明は、以上述べた従来技術の問題点を解決
するために、有効な新規構造の半導体保護素子を
有する半導体集積回路装置を提供することを目的
とする。
するために、有効な新規構造の半導体保護素子を
有する半導体集積回路装置を提供することを目的
とする。
上記目的を達成するために、本発明の実施例に
よる半導体集積回路装置では、絶縁膜上に設けら
れた保護素子がpn接合のプレークダウンを利用
した動作により規定されていることを特徴とす
る。すなわち、本発明の実施例による保護素子
は、半導体基体上の絶縁膜上に設けられた半導体
層（例えば多結晶シリコン層）内に形成され、一
対の高不純物領域（不純物ドープ量1015cm-2以
上）と、該一対の高不純物領域に挾まれ、少なく
ともその一方とpn接合を形成する低不純物領域
（不純物ドープ量1013〜1015cm-2）とからなつてい
る。又、上記単位を複数直列接続して所望の耐圧
を有する保護素子とすることができる。
よる半導体集積回路装置では、絶縁膜上に設けら
れた保護素子がpn接合のプレークダウンを利用
した動作により規定されていることを特徴とす
る。すなわち、本発明の実施例による保護素子
は、半導体基体上の絶縁膜上に設けられた半導体
層（例えば多結晶シリコン層）内に形成され、一
対の高不純物領域（不純物ドープ量1015cm-2以
上）と、該一対の高不純物領域に挾まれ、少なく
ともその一方とpn接合を形成する低不純物領域
（不純物ドープ量1013〜1015cm-2）とからなつてい
る。又、上記単位を複数直列接続して所望の耐圧
を有する保護素子とすることができる。
本願において開示される発明のうち、代表的な
ものの概要は下記の通りである。
ものの概要は下記の通りである。
すなわち、半導体基板中に第１導電型の第１半
導体領域１と、該第１導電型の第１半導体領域１
中に形成された第２導電型の第２の半導体領域１
０と、該第２導電型の第２の半導体領域１０中に
形成された第１導電型の第３の半導体領域１１と
を有し、上記第２導電型の第２の半導体領域１０
上にゲート絶縁膜２が形成され、該ゲート絶縁膜
２上にゲート電極９が形成され、上記第１導電型
の第３の半導体領域１１をソース領域とし、上記
第１導電型の第１半導体領域１をドレイン領域と
する絶縁ゲート電界効果トランジスタを具備して
なる半導体集積回路装置であつて、 上記第２導電型の第２の半導体領域１０は上記
第１導電型の第３の半導体領域１１と電気的に接
続され、 該半導体集積回路装置は上記絶縁ゲート電界効
果トランジスタを保護するための保護素子をさら
に具備してなり、 該保護素子は上記半導体基板の表面上の絶縁膜
３上に形成された半導体層内に形成され、少なく
とも１対の高不純物濃度領域５，６と、該１対の
高不純物濃度領域５，６に挟さまれてその両者と
pn接合を形成する低不純物濃度領域４とからな
り、 上記絶縁ゲート電界効果トランジスタの上記第
２導電型の第２の半導体領域１０は上記保護素子
４，５，６下の半導体基板表面に延在しているこ
とを特徴とする。
導体領域１と、該第１導電型の第１半導体領域１
中に形成された第２導電型の第２の半導体領域１
０と、該第２導電型の第２の半導体領域１０中に
形成された第１導電型の第３の半導体領域１１と
を有し、上記第２導電型の第２の半導体領域１０
上にゲート絶縁膜２が形成され、該ゲート絶縁膜
２上にゲート電極９が形成され、上記第１導電型
の第３の半導体領域１１をソース領域とし、上記
第１導電型の第１半導体領域１をドレイン領域と
する絶縁ゲート電界効果トランジスタを具備して
なる半導体集積回路装置であつて、 上記第２導電型の第２の半導体領域１０は上記
第１導電型の第３の半導体領域１１と電気的に接
続され、 該半導体集積回路装置は上記絶縁ゲート電界効
果トランジスタを保護するための保護素子をさら
に具備してなり、 該保護素子は上記半導体基板の表面上の絶縁膜
３上に形成された半導体層内に形成され、少なく
とも１対の高不純物濃度領域５，６と、該１対の
高不純物濃度領域５，６に挟さまれてその両者と
pn接合を形成する低不純物濃度領域４とからな
り、 上記絶縁ゲート電界効果トランジスタの上記第
２導電型の第２の半導体領域１０は上記保護素子
４，５，６下の半導体基板表面に延在しているこ
とを特徴とする。
実施例 １
第１図は、本発明の実施例で、たて形
MOSFETとそれに接続されたゲート保護素子の
(a)平面パターンの一部、(b)Ａ−A′線の断面構造
図、(c)等回路である。ここで、１はｎ形半導体
（Si等）層（比抵抗20Ω・cm厚さ35μｍ）、２は
MOSFETのゲート絶縁膜（SiO2等、厚さ
130nm）３はフイールド部絶縁膜（SiO2等、厚
さ0.6μｍ）、４は多結晶半導体層（Si等）、たとえ
ばｐ形不純物がープされたもの（厚さ0.4μｍ）、
５は高濃度不銃物をドープしたｎ形多結晶半導体
層（Si等）で電極７に接続されている。６は高濃
度不純物をドープしたｎ形多結晶半導体層（Si
等）で電極８に接続されている。また１０はｐ形
Siでシーン抵抗１kΩ/□深さ10μｍである。さら
に、９はMOSFETのゲート電極、１１は
MOFETのｎ形ソース領域、、１２はソース電極、
１３はｎ形Si基板、１４はドレイン電極である。
１０′の部分がMOSFETのチヤネルとなる。以
上のもので構成されたMOSFETとゲート保護素
子は、ｃ図に示したMOSFETと多結晶Siによる
ダイオードとなり、たて形のMOSFETQ1に保護
ダイオード１６が接続された回路となる。該たて
形MOSFETQ1は、ｎ形高濃度不純物のソース領
域１１、ｐ形のベース領域１０、多結晶Siのゲー
ト電極９、ｎ形高濃度不純物基板１３より成つて
いる。ここで、１６はダイオードは、MOSFET
のゲート端子９に、過大な外部サージが印加され
ないように動作するものである。その上に、該ダ
イオードにおける利点は、(1)保護すべき装置の動
作範囲を挾めない電流一電圧特性を有すること、
及び(2)それ自体の破壊強度が大きいことである。
MOSFETとそれに接続されたゲート保護素子の
(a)平面パターンの一部、(b)Ａ−A′線の断面構造
図、(c)等回路である。ここで、１はｎ形半導体
（Si等）層（比抵抗20Ω・cm厚さ35μｍ）、２は
MOSFETのゲート絶縁膜（SiO2等、厚さ
130nm）３はフイールド部絶縁膜（SiO2等、厚
さ0.6μｍ）、４は多結晶半導体層（Si等）、たとえ
ばｐ形不純物がープされたもの（厚さ0.4μｍ）、
５は高濃度不銃物をドープしたｎ形多結晶半導体
層（Si等）で電極７に接続されている。６は高濃
度不純物をドープしたｎ形多結晶半導体層（Si
等）で電極８に接続されている。また１０はｐ形
Siでシーン抵抗１kΩ/□深さ10μｍである。さら
に、９はMOSFETのゲート電極、１１は
MOFETのｎ形ソース領域、、１２はソース電極、
１３はｎ形Si基板、１４はドレイン電極である。
１０′の部分がMOSFETのチヤネルとなる。以
上のもので構成されたMOSFETとゲート保護素
子は、ｃ図に示したMOSFETと多結晶Siによる
ダイオードとなり、たて形のMOSFETQ1に保護
ダイオード１６が接続された回路となる。該たて
形MOSFETQ1は、ｎ形高濃度不純物のソース領
域１１、ｐ形のベース領域１０、多結晶Siのゲー
ト電極９、ｎ形高濃度不純物基板１３より成つて
いる。ここで、１６はダイオードは、MOSFET
のゲート端子９に、過大な外部サージが印加され
ないように動作するものである。その上に、該ダ
イオードにおける利点は、(1)保護すべき装置の動
作範囲を挾めない電流一電圧特性を有すること、
及び(2)それ自体の破壊強度が大きいことである。
ここで、１６のダイオードの耐圧は、４の不純
物濃度で規定され、不純物ドープ量が1013cm-2よ
り小では、５と６の間の耐圧はパンチスルー現像
によるため、耐破壊電流が極度に低下するため実
用に供しない。又、1013cm-2より大では、５と６
間の耐圧が低くなるとともに、リーク電流が増大
し、やはり実用に供しない。したがつて、領域４
の不純物ドープ量は1013〜1015cm-2の範囲となる。
なお、多結晶半導体層を用いる場合不純物濃度は
1017cm-3〜1019cm-3の範囲となる。例えば、本実
施例で、領域４に対しｐ形ほう素の不純物ドープ
量が５×1013cm-2（不純物濃度1.25×1018cm-3）の
場合、保護ダイオードの耐圧は18Vであつた。ま
た、容量200pFを用いた静電サージに対する破壊
強度は700V以上あつた。なおn+形領域５，６の
不純物ドープ量は1015cm-2（不純物濃度2.5×101(九)
cm-9）以上とした。
物濃度で規定され、不純物ドープ量が1013cm-2よ
り小では、５と６の間の耐圧はパンチスルー現像
によるため、耐破壊電流が極度に低下するため実
用に供しない。又、1013cm-2より大では、５と６
間の耐圧が低くなるとともに、リーク電流が増大
し、やはり実用に供しない。したがつて、領域４
の不純物ドープ量は1013〜1015cm-2の範囲となる。
なお、多結晶半導体層を用いる場合不純物濃度は
1017cm-3〜1019cm-3の範囲となる。例えば、本実
施例で、領域４に対しｐ形ほう素の不純物ドープ
量が５×1013cm-2（不純物濃度1.25×1018cm-3）の
場合、保護ダイオードの耐圧は18Vであつた。ま
た、容量200pFを用いた静電サージに対する破壊
強度は700V以上あつた。なおn+形領域５，６の
不純物ドープ量は1015cm-2（不純物濃度2.5×101(九)
cm-9）以上とした。
実施例 ２
第２図は、本発明の他の実施例の他の実施例
で、たて形MOSFETとそれに接続されたゲート
保護素子のａ断面構造図、ｂ等価回路である。こ
の実施例では、ゲート保護素子の構成がn+pn+構
造ダイオード１７，１８の直列接続より成つてい
る。この場合、該ゲート保護素子の耐圧は１７と
１８のダイオードの耐圧の和となる。このように
本発明の構造では、ｐ形に不純物ドープした多結
晶シリコン４とｎ形に不純物ドープした多結晶シ
リコンとの接合を複数個接続することを利用して
いる。複数個直列に接続する場合、分離された多
結晶シリコン層を他の電極により接続する方法に
よつても良好な結果が得られている。
で、たて形MOSFETとそれに接続されたゲート
保護素子のａ断面構造図、ｂ等価回路である。こ
の実施例では、ゲート保護素子の構成がn+pn+構
造ダイオード１７，１８の直列接続より成つてい
る。この場合、該ゲート保護素子の耐圧は１７と
１８のダイオードの耐圧の和となる。このように
本発明の構造では、ｐ形に不純物ドープした多結
晶シリコン４とｎ形に不純物ドープした多結晶シ
リコンとの接合を複数個接続することを利用して
いる。複数個直列に接続する場合、分離された多
結晶シリコン層を他の電極により接続する方法に
よつても良好な結果が得られている。
次に、実施例１、２によつて得られた装置の電
気的特性について述べる。
気的特性について述べる。
第３図は、第１図の９と１１間の電流−電圧特
性である。順方向１９と逆方向２０の波形はほぼ
原点対称になつており、耐圧は±18Vである。
性である。順方向１９と逆方向２０の波形はほぼ
原点対称になつており、耐圧は±18Vである。
第４図は、従来構造（n+in+）ダイオードと本
発明構造（n+pn+）のダイオードの耐圧BVにお
ける寸法依存性である。図中に、ゲート保護装置
として、現在の実用上適用可能範囲Ａを示した。
この範囲の下限は、MOSFETの動作ゲート電圧
によりこの上限は、ゲート保護電圧により決定さ
れるものであり、装置の用途により異なる。従来
例２１では、耐圧の依存性が20V/μmと大きい
ため、適用可能なの範囲が狭く耐圧バラツキな
どの製造上の問題となる。これに対して、本発明
２２，２３では、耐圧はにほとんど関係なく一
定であるため、製造上の歩留りが格段に向上す
る。ここで、２２，２３は、それぞれ第１図、第
２図の構造のダイオードの特性を示す。
発明構造（n+pn+）のダイオードの耐圧BVにお
ける寸法依存性である。図中に、ゲート保護装置
として、現在の実用上適用可能範囲Ａを示した。
この範囲の下限は、MOSFETの動作ゲート電圧
によりこの上限は、ゲート保護電圧により決定さ
れるものであり、装置の用途により異なる。従来
例２１では、耐圧の依存性が20V/μmと大きい
ため、適用可能なの範囲が狭く耐圧バラツキな
どの製造上の問題となる。これに対して、本発明
２２，２３では、耐圧はにほとんど関係なく一
定であるため、製造上の歩留りが格段に向上す
る。ここで、２２，２３は、それぞれ第１図、第
２図の構造のダイオードの特性を示す。
次に、カープトレーサで測定した破壊電流BI
の依存性の実験結果を第５図に示す。従来例２
４のBIは非常に小さい。つまり破壊しやすい。
これに対し、本発明のBI、２５，２６は0.3A以
上と大きく、実用に十分供しうる。
の依存性の実験結果を第５図に示す。従来例２
４のBIは非常に小さい。つまり破壊しやすい。
これに対し、本発明のBI、２５，２６は0.3A以
上と大きく、実用に十分供しうる。
さらに、本発明の装置の本来の目的である本体
装置の保護機能に関する実験結果を示す。第６図
は本体装置と保護ダイオードとを並列に接続した
場合容量200pFに充電したサージ破壊開始電圧
DVと保護ダイオードのブレークダウン後の抵抗
値Ｒとの関係である。DVは、Ｒの減少につれて
増加させることができる。つまり、本体装置のサ
ージ破壊強度を向上させるためには、Ｒの小さな
保護ダイオードにする必要がある。
装置の保護機能に関する実験結果を示す。第６図
は本体装置と保護ダイオードとを並列に接続した
場合容量200pFに充電したサージ破壊開始電圧
DVと保護ダイオードのブレークダウン後の抵抗
値Ｒとの関係である。DVは、Ｒの減少につれて
増加させることができる。つまり、本体装置のサ
ージ破壊強度を向上させるためには、Ｒの小さな
保護ダイオードにする必要がある。
実施例１、２の装置とも、たて形MOSFETの
ベース１０が保護ダイオード下に伸びており、こ
れにより基体１をゲートとする寄生MOSFET効
果を防止している。
ベース１０が保護ダイオード下に伸びており、こ
れにより基体１をゲートとする寄生MOSFET効
果を防止している。
例えば、もし第１図の実施例において、たて形
MOSFETのベース１０が保護ダイオード部４，
５，６下に伸びず、この保護ダイオード部４，
５，６下にMOSFETのドレイン領域として動作
するｎ形半導体層１が存在している場合は、この
ドレイン領域に印加される大きな正の動作電圧
（〜1500ボルト）によつてフイールド絶縁膜３に
接したｐ形多結晶半導体層４の下部表面がｎ形反
転して、保護ダイオード部４，５，６に不所望な
寄生MOSFET形成されることになる。
MOSFETのベース１０が保護ダイオード部４，
５，６下に伸びず、この保護ダイオード部４，
５，６下にMOSFETのドレイン領域として動作
するｎ形半導体層１が存在している場合は、この
ドレイン領域に印加される大きな正の動作電圧
（〜1500ボルト）によつてフイールド絶縁膜３に
接したｐ形多結晶半導体層４の下部表面がｎ形反
転して、保護ダイオード部４，５，６に不所望な
寄生MOSFET形成されることになる。
これに対して、第１図および第２図の実施例に
おいては、保護ダイオード部４，５，６下にはた
て形MOSFETのベース１０が伸びており、この
ベース１０はソース領域１１と電気的に接続さ
れ、このソース領域１１は一般に最低電位点に接
続されるため、上記の如き不所望な寄生
MOSFETが形成されることがない。
おいては、保護ダイオード部４，５，６下にはた
て形MOSFETのベース１０が伸びており、この
ベース１０はソース領域１１と電気的に接続さ
れ、このソース領域１１は一般に最低電位点に接
続されるため、上記の如き不所望な寄生
MOSFETが形成されることがない。
以上述べたごとく、本発明の保護半導体素子は
MOSFETのゲート絶縁膜の静電破壊防止のため
に非常に有効であり、かつ、製造上のバラツキ歩
留りも問題にならない。
MOSFETのゲート絶縁膜の静電破壊防止のため
に非常に有効であり、かつ、製造上のバラツキ歩
留りも問題にならない。
本発明は、上述の種々の実施例のみに限定され
ず、本発明の技術的思想から逸脱しない範囲にお
いて、種々変更可能であることはもちろんであ
る。
ず、本発明の技術的思想から逸脱しない範囲にお
いて、種々変更可能であることはもちろんであ
る。
第１図及び第２図は本発明の実施例の説明図、
第３図は本発明における保護素子の電流−電圧特
性図、第４図、第５図及び第６図は本発明におけ
る保護素子の特性に関する説明図である。 １；ｎ形半導体（Si等）、２；MOSFETのゲー
ト絶縁膜（SiO2等）、３；フイールド絶縁膜
（SiO2）、４；ｐ形半導体（多結晶シリコン等）、
５，６；ｎ形半導体（多結晶シリコン等）、７，
８；Ａ電極（入出力端子）、９；ゲート電極
（多結晶Si等）、１０；ｐ形領域、１１；ｎ形ソー
ス領域、１２；ソース電極、１３；ｎ形半導体基
板（高不純物濃度Si基板等）、１４；ドレーン電
極、１５；保護絶縁膜、１６，１７，１８；本発
明における保護素子、１９，２０；電流−電圧曲
線、２１，２４；従来例における特性図、２２，
２３，２５，２６，２７；本発明における特性
図。
第３図は本発明における保護素子の電流−電圧特
性図、第４図、第５図及び第６図は本発明におけ
る保護素子の特性に関する説明図である。 １；ｎ形半導体（Si等）、２；MOSFETのゲー
ト絶縁膜（SiO2等）、３；フイールド絶縁膜
（SiO2）、４；ｐ形半導体（多結晶シリコン等）、
５，６；ｎ形半導体（多結晶シリコン等）、７，
８；Ａ電極（入出力端子）、９；ゲート電極
（多結晶Si等）、１０；ｐ形領域、１１；ｎ形ソー
ス領域、１２；ソース電極、１３；ｎ形半導体基
板（高不純物濃度Si基板等）、１４；ドレーン電
極、１５；保護絶縁膜、１６，１７，１８；本発
明における保護素子、１９，２０；電流−電圧曲
線、２１，２４；従来例における特性図、２２，
２３，２５，２６，２７；本発明における特性
図。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板中に第１導電型の第１半導体領域
と、該第１導電型の第１半導体領域中に形成され
た第２導電型の第２の半導体領域と、該第２導電
型の第２の半導体領域中に形成された第１導電型
の第３の半導体領域とを有し、上記第２導電型の
第２の半導体領域上にゲート絶縁膜が形成され、
該ゲート絶縁膜上にゲート電極が形成され、上記
第１導電型の第３半導体領域をソース領域とし、
上記第１導電型の第１半導体領域をドレイン領域
とする絶縁ゲート電界効果トランジスタを具備し
てなる半導体集積回路装置であつて、 上記第２導電型の第２の半導体領域は上記第１
導電型の第３の半導体領域と電気的に接続され、 該半導体集積回路装置は上記絶縁ゲート電界効
果トランジスタを保護するための保護素子をさら
に具備してなり、 上記半導体基板の表面上の上記ゲート絶縁膜よ
り厚いフイールド絶縁膜上に形成された半導体層
内に形成され、少なくとも１対の高不純物濃度領
域と、該１対の高不純物濃度領域に挟まれてその
両者とpn接合を形成する低不純物濃度領域とか
ら上記保護素子が形成されてなり、 上記絶縁ゲート電界効果トランジスタの上記第
２導電型の第２の半導体領域は上記フイールド絶
縁膜を介して上記保護素子下の半導体基板表面に
延在していることを特徴とする半導体集積回路装
置。 ２ 上記保護素子は上記絶縁ゲート電界効果トラ
ンジスタの上記ゲート電極と上記ソース領域との
間に電気的に接続されてなることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 ３ 上記低不純物濃度領域の不純物ドープ量は、
1013〜1015cm-2であることを特徴とする特許請求
の範囲第２項記載の半導体集積回路装置。 ４ 上記保護素子の上記１対の高不純物濃度領域
と上記低不純物濃度領域とはそれぞれ第１導電型
と第２導電型であることを特徴とする特許請求の
範囲第３項記載の半導体集積回路装置。 ５ 上記保護素子が形成された上記半導体層は多
結晶半導体からなることを特徴とする特許請求の
範囲第１項、第２項、第３項、又は第４記載の半
導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026797A JPS57141962A (en) | 1981-02-27 | 1981-02-27 | Semiconductor integrated circuit device |
| US06/350,589 US4492974A (en) | 1981-02-27 | 1982-02-22 | DMOS With gate protection diode formed over base region |
| EP82300973A EP0060635B1 (en) | 1981-02-27 | 1982-02-25 | A semiconductor integrated circuit device including a protection element |
| DE8282300973T DE3271101D1 (en) | 1981-02-27 | 1982-02-25 | A semiconductor integrated circuit device including a protection element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026797A JPS57141962A (en) | 1981-02-27 | 1981-02-27 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141962A JPS57141962A (en) | 1982-09-02 |
| JPH0563949B2 true JPH0563949B2 (ja) | 1993-09-13 |
Family
ID=12203301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026797A Granted JPS57141962A (en) | 1981-02-27 | 1981-02-27 | Semiconductor integrated circuit device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4492974A (ja) |
| EP (1) | EP0060635B1 (ja) |
| JP (1) | JPS57141962A (ja) |
| DE (1) | DE3271101D1 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPS59232456A (ja) * | 1983-06-16 | 1984-12-27 | Hitachi Ltd | 薄膜回路素子 |
| US4658203A (en) * | 1984-12-04 | 1987-04-14 | Airborne Electronics, Inc. | Voltage clamp circuit for switched inductive loads |
| US4652896A (en) * | 1985-06-27 | 1987-03-24 | The United States Of America As Represented By The Secretary Of The Air Force | Modulation doped GaAs/AlGaAs field effect transistor |
| FR2587841B1 (fr) * | 1985-09-24 | 1988-09-16 | Efcis | Composant semi-conducteur de puissance et logique de commande associee |
| JPS62122272A (ja) * | 1985-11-22 | 1987-06-03 | Toshiba Corp | 半導体装置 |
| JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
| US5136348A (en) * | 1986-10-08 | 1992-08-04 | Nippondenso Co., Ltd. | Structure and manufacturing method for thin-film semiconductor diode device |
| JPH0766965B2 (ja) * | 1987-02-27 | 1995-07-19 | 株式会社東芝 | 半導体装置とその製造方法 |
| JPH081956B2 (ja) * | 1987-11-06 | 1996-01-10 | 日産自動車株式会社 | 保護機能を備えた縦型ｍｏｓｆｅｔ |
| EP0322860B1 (en) * | 1987-12-28 | 1996-09-11 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device |
| US5248623A (en) * | 1988-02-19 | 1993-09-28 | Nippondenso Co., Ltd. | Method for making a polycrystalline diode having high breakdown |
| US5168337A (en) * | 1988-02-19 | 1992-12-01 | Nippondenso Co., Ltd. | Polycrystalline diode and a method for making the same |
| US4890143A (en) * | 1988-07-28 | 1989-12-26 | General Electric Company | Protective clamp for MOS gated devices |
| JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
| US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
| JP3190057B2 (ja) * | 1990-07-02 | 2001-07-16 | 株式会社東芝 | 複合集積回路装置 |
| JPH0473970A (ja) * | 1990-07-16 | 1992-03-09 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JPH0567742A (ja) * | 1991-09-05 | 1993-03-19 | Mitsubishi Electric Corp | 入力保護回路 |
| GB9207860D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor component |
| JP2956434B2 (ja) * | 1992-10-30 | 1999-10-04 | 株式会社デンソー | 絶縁分離形半導体装置 |
| DE69329543T2 (de) * | 1992-12-09 | 2001-05-31 | Compaq Computer Corp., Houston | Herstellung eines Feldeffekttransistors mit integrierter Schottky-Klammerungsdiode |
| DE4308624A1 (de) * | 1993-03-18 | 1994-09-22 | Abb Management Ag | MOS-gesteuertes Leistungshalbleiterbauelement |
| US5455435A (en) * | 1993-11-09 | 1995-10-03 | United Microelectronics Corp. | Late programming mask ROM and process for producing the same |
| EP0680089A1 (en) * | 1994-04-28 | 1995-11-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Power semiconductor device with overvoltage protection circuit integrated structure, and related manufacturing process |
| US5519242A (en) * | 1994-08-17 | 1996-05-21 | David Sarnoff Research Center, Inc. | Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor |
| JP2919757B2 (ja) * | 1994-11-14 | 1999-07-19 | ローム株式会社 | 絶縁ゲート型半導体装置 |
| DE69527146T2 (de) * | 1995-11-10 | 2002-12-12 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Integriertes MOS-Bauelement mit einer Gateschutzdiode |
| US5716880A (en) * | 1997-02-20 | 1998-02-10 | Chartered Semiconductor Manufacturing Pte Ltd. | Method for forming vertical polysilicon diode compatible with CMOS/BICMOS formation |
| JP3255147B2 (ja) | 1998-06-19 | 2002-02-12 | 株式会社デンソー | 絶縁ゲート型トランジスタのサージ保護回路 |
| GB9818182D0 (en) * | 1998-08-21 | 1998-10-14 | Zetex Plc | Gated semiconductor device |
| US6015993A (en) | 1998-08-31 | 2000-01-18 | International Business Machines Corporation | Semiconductor diode with depleted polysilicon gate structure and method |
| US6614633B1 (en) | 1999-03-19 | 2003-09-02 | Denso Corporation | Semiconductor device including a surge protecting circuit |
| JP5394141B2 (ja) * | 2009-06-24 | 2014-01-22 | 株式会社東芝 | 半導体装置 |
| DE112011100099T5 (de) | 2010-01-29 | 2012-10-04 | Fuji Electric Co., Ltd | Halbleiterbauelement |
| JP2012054378A (ja) * | 2010-09-01 | 2012-03-15 | Renesas Electronics Corp | 半導体装置 |
| JP5762196B2 (ja) * | 2011-07-25 | 2015-08-12 | 新日本無線株式会社 | 半導体スイッチ回路 |
| CN104300000A (zh) * | 2014-10-29 | 2015-01-21 | 深圳市可易亚半导体科技有限公司 | 具有静电保护结构的功率器件及其制作方法 |
| JP6301561B1 (ja) * | 2016-09-13 | 2018-03-28 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376677A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA941515A (en) * | 1971-07-12 | 1974-02-05 | Rca Corporation | Gate protective device for insulated gate field-effect transistors |
| US3806773A (en) * | 1971-07-17 | 1974-04-23 | Sony Corp | Field effect transistor having back-to-back diodes connected to the gate electrode and having a protective layer between the source and the diodes to prevent thyristor action |
| US3728591A (en) * | 1971-09-03 | 1973-04-17 | Rca Corp | Gate protective device for insulated gate field-effect transistors |
| JPS5189392A (ja) * | 1975-02-03 | 1976-08-05 | ||
| JPS52132684A (en) * | 1976-04-29 | 1977-11-07 | Sony Corp | Insulating gate type field effect transistor |
| JPS54140881A (en) * | 1978-04-24 | 1979-11-01 | Nec Corp | Semiconductor dvice |
-
1981
- 1981-02-27 JP JP56026797A patent/JPS57141962A/ja active Granted
-
1982
- 1982-02-22 US US06/350,589 patent/US4492974A/en not_active Expired - Lifetime
- 1982-02-25 DE DE8282300973T patent/DE3271101D1/de not_active Expired
- 1982-02-25 EP EP82300973A patent/EP0060635B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376677A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0060635B1 (en) | 1986-05-14 |
| EP0060635A2 (en) | 1982-09-22 |
| EP0060635A3 (en) | 1983-08-03 |
| DE3271101D1 (en) | 1986-06-19 |
| JPS57141962A (en) | 1982-09-02 |
| US4492974A (en) | 1985-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0563949B2 (ja) | ||
| US5079608A (en) | Power MOSFET transistor circuit with active clamp | |
| US4009483A (en) | Implementation of surface sensitive semiconductor devices | |
| US4405933A (en) | Protective integrated circuit device utilizing back-to-back zener diodes | |
| JP3911566B2 (ja) | Ｍｏｓ型半導体装置 | |
| EP0315213B1 (en) | Vertical mosfet device having protector | |
| JPH11274495A (ja) | Ｖｄｍｏｓトランジスタ | |
| JPH0324791B2 (ja) | ||
| US4261004A (en) | Semiconductor device | |
| JP2862027B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH0828426B2 (ja) | Ｉｇｆｅｔ集積回路の静電放電からの保護 | |
| JPH08167694A (ja) | 半導体装置用保護回路 | |
| JP3189589B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPS61296770A (ja) | 絶縁ゲ−ト電界効果型半導体装置 | |
| JPH03180074A (ja) | 半導体装置 | |
| JP3404036B2 (ja) | Ｐｉｓｏ静電的放電保護デバイス | |
| JP3522532B2 (ja) | 半導体装置 | |
| JPH01202867A (ja) | 半導体装置 | |
| JP3402043B2 (ja) | 電界効果トランジスタ | |
| JP3479012B2 (ja) | 静電保護回路及び半導体装置 | |
| JPH07105495B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPS6290964A (ja) | 集積回路保護構造 | |
| JPH0556657B2 (ja) | ||
| KR890004426B1 (ko) | 씨 모오스 입력 보호회로 | |
| JPS6112069A (ja) | 半導体装置 |