JP5394141B2 - 半導体装置 - Google Patents
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Description
このような素子ではシリコン基板上にESD保護ダイオードが同時に形成されることが多い。特に多結晶シリコンを用いた保護素子は素子製造プロセス上の自由度が高く、広く用いられている。
本発明の別の態様によれば、半導体基板の上に絶縁膜を介して設けられ、過電圧によりブレークダウンする保護ダイオードが形成された半導体領域と、前記半導体領域に接続され前記保護ダイオードに電流を流す第1及び第2の電極と、を備える。前記保護ダイオードのPN接合は、前記半導体領域の端面に露出し、前記第1及び第2の電極は、前記PN接合が露出した前記端面から離間して設けられる。前記第1及び第2の電極と、前記PN接合が露出した前記端面と、の距離は、前記第1及び第2の電極の間隔よりも大きい。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図2は、図1に表した半導体装置のA−A線断面図である。
図1〜2に表したように、本実施例の半導体装置60は、半導体基板5、絶縁膜17、半導体領域50、第1及び第2の電極20、21を備える。
また、半導体領域50のN型半導体領域18a、18cに、それぞれ第1の電極20、第2の電極21が接続されている。第1の電極20、第2の電極21に印加される過電圧によりNPNPN構造の保護ダイオード28a、29a、28b、29bは、ブレークダウンし、電流が流れる。
なお、後に図6を参照して説明するように、このような半導体領域50は、トランジスタなどの他の素子と集積化することができる。そして、これらの場合に、半導体領域50の形状は、図1に表したように直線の帯状には限定されず、その他、L字状やクランク状など、各種の形状に屈曲させた帯状にすることができる。
また、第1及び第2の電極20、21のY軸方向の間隔をLdとする。
なお、図1においては、端面Q、端部Pは、電極20、21及び半導体領域50の右側のみに図示しているが、左側についても同様である。
まず、N型シリコン基板5の上に酸化膜(絶縁膜)17が、例えば、膜厚0.5μmで形成される。その上に多結晶シリコン領域(半導体領域)50を、例えば、膜厚0.6μmで形成する。さらに酸化膜(絶縁膜)17が、例えば、膜厚0.1μmで形成される。
フォトリソグラフィー技術を用いて、多結晶シリコン領域(半導体領域)50の不要な領域が、例えばRIE(反応性イオンエッチング)法を用いて除去される。
その後、フォトリソグラフィー技術を用いて、多結晶シリコン領域(半導体領域)50中の選択的領域に、ヒ素(As)イオン注入が行われる。イオン注入は、例えば、加速電圧70keV、ドーズ量5×1014cm−2で行われ、N型半導体領域18a、18b、18cが形成される。ヒ素(As)イオン注入が行われなかった多結晶シリコン領域(半導体領域)50の領域が、P型半導体領域19a、19bとなる。
さらにN型半導体領域18a、18cに、第1及び第2の電極20、21が形成される。
また、必要により、他の電極との電極配線金属、電極パッドが形成される。
上記のイオン注入、熱処理による不純物の拡散が、1〜2μm程度あるため、N型半導体領域18a、18b、18c、P型半導体領域19a、19bの最小長さは2μm程度となる。従って、3つのP型またはN型半導体領域を有するNPN、PNP構造の最小長さは6μmとなる。
第1の電極20に高電圧が、第2の電極21に低電圧が印加された場合、過電圧により保護ダイオード28a、28bがブレークダウンし、第1の電極20から第2の電極21に向けて電流が流れる。また逆に、第1の電極20に低電圧が、第2の電極21に高電圧が印加された場合、過電圧により保護ダイオード29a、29bがブレークダウンし、第2の電極21から第1の電極に向けて電流が流れる。
図3におけるX軸の方向は、図1に表したX軸の方向に対応する。また、図3におけるX軸の位置は、図1においてN型半導体領域18bの上下方向の中心を通る位置とした。また、第1及び第2の電極20、21のX軸方向の中心を原点Oにとり、図1に表したようにY軸を設定した。そして、第1及び第2の電極20、21間に電流2Iを流した場合のX軸上のY方向の電流密度をJとした。
図3においては、このときのX軸上の位置Xを横軸にとり、Y軸方向の電流密度Jの計算値を縦軸に表している。
なお、対称性から、X=0において、電流IはY軸と平行に流れる。また、Y=0すなわちX軸上において、電流Iは、Y軸と平行に流れる。
従って、後述するように、本実施例の半導体装置60によれば、ESD耐量が大きく、また無効面積の少ない、保護ダイオード構造を得ることが出来る。
図4は、比較例の半導体装置の模式的平面図である。
図4に表したように、比較例の半導体装置160は、半導体基板5、絶縁膜17、多結晶シリコン領域150、第1及び第2の電極120、121を備える。
ただし、比較例の半導体装置160においては、N型半導体領域118cは、第2の電極121の内側にも矩形状に形成されている。また、多結晶シリコン領域150の平面形状が矩形状である。さらに、N型半導体領域118a、118b、118cとP型半導体領域119a、119bとは、平面形状が交互に同心矩形状に形成され、PN接合が閉じた環状構造になっている。そのため、比較例の半導体装置160においては、多結晶シリコン領域150には、PN接合が露出する端面(側壁)はない。これ以外の点については、図1〜図2に表した本実施例の半導体装置60と同様である。
また、多結晶シリコン領域150の最外部のN型半導体領域118aと、最内部のN型半導体領域118cに、それぞれ第1の電極120、第2の電極121が接続されている。第1の電極120、第2の電極121に印加される過電圧によりNPNPN構造の保護ダイオード128a、129a、128b、129bは、ブレークダウンし、電流が流れる。なお、電流は、第1の電極120と第2の電極121との間を流れるため、第2の電極121の内側のN型半導体領域118cの部分は、後述するように無効面積となる。
しかし、このように保護ダイオードの劣化を避けるため、環状構造を用いた場合、保護ダイオード部の面積効率が悪くなるという問題も生じている。
なお、比較例の半導体装置160においては、保護ダイオードの平面形状が同心矩形状の場合について説明したが、リング状の場合についても同様である。
すなわち、図3に表したように、ESD電圧が印加された場合、電流経路は第1及び第2の電極20、21間に形成されると考えれる。この場合、電流経路は外側に向かって広がりを持つが、その程度は概ね電極間距離Ld以内である。したがって、ESD印加時においても、電流が半導体領域50の端面Q(側壁)のPN接合露出部にまで達することはなく、ダイオード構造が極端に劣化することはない。
図5に表したように、本実施例の半導体装置60aは、半導体基板5、絶縁膜17、半導体領域50、第1及び第2の電極20a、21aを備える。
なお、本実施例においては、両端部25を円弧状に形成した構成を例示しているが、円弧状に限らず、曲率緩和部を有すればよい。すなわち、図5に表したような両端部25の平面形状(断面形状)が多角形ではなく、曲線により形成されていればよい。
図6に表したように、本実施例の半導体装置61は、半導体基板5、絶縁膜17、半導体領域50a〜50e、第1及び第2の電極20a、21a、MOSトランジスタ領域40、電極パッド45を備える。
なお、第1及び第2の電極20a、21aは半導体領域50aに接続しているもののみ図示し、他の半導体領域50b〜50eに接続する第1及び第2の電極については、省略している。
また、半導体領域50a、50b間の距離Wpは、特に制限はなく、ゼロでもよい。ただし、距離Wpをゼロとして半導体領域50a、50bのそれぞれの一端が接続された場合でも、半導体領域50a、50bの少なくとも他端においては、PN接合が端面に露出している。
また、電極パッド45は、MOSトランジスタ領域40のゲート8と電気的に接続されている(図示せず)。なお、本実施例においては、電極パッド45が1つの場合を例示しているが、任意数有してもよい。
図7に表したように、半導体装置61のMOSトランジスタ領域40は、半導体基板5の下側に裏面ドレイン電極4が設けられている。また、N型半導体基板5の表面に、P型ベース領域6a、6b、6cが形成されている。P型ベース領域6aの表面には、N型ソース領域7a、7bが、P型ベース領域6bの表面には、N型ソース領域7c、7dが、P型ベース領域6cの表面には、N型ソース領域7e、7fがそれぞれ形成されている。
さらに、N型ソース領域7a〜7eと接続するソース電極10が形成されている。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
5 N型半導体基板(半導体基板)
6a、6b、6c P型ベース領域
7a、7b、7c、7d、7e N型ソース領域
8、8a、8b 多結晶シリコンゲート電極
10 ソース電極
17 絶縁膜
18a、18b、18c N型半導体領域
19a、19b P型半導体領域
20、20a 第1の電極
21、21a 第2の電極
25 端部
28a、28b、29a、29b 保護ダイオード
40 MOSトランジスタ領域
45 電極パッド
50、50a〜50e 半導体領域
60、60a、61 半導体装置
118a、118b、118c N型半導体領域
119a、119b P型半導体領域
120 第1の電極
121 第2の電極
128a、128b、129a、129b 保護ダイオード
150 多結晶シリコン領域
160 半導体装置
P 第1及び第2の電極の端部
Q 半導体領域の端面(側壁)
Ld 第1及び第2の電極の間隔
Ws 端部PQ間の距離
Wd 第1及び第2の電極の幅
Wp 半導体領域の間の距離
Claims (7)
- 半導体基板の上に絶縁膜を介して設けられ、過電圧によりブレークダウンする保護ダイオードが形成された半導体領域と、
前記半導体領域に接続され前記保護ダイオードに電流を流す第1及び第2の電極と、
を備え、
前記半導体領域は、その長辺が前記半導体基板の外周に沿った帯状に設けられ、
前記保護ダイオードのPN接合は、前記半導体領域の前記長辺に沿って延在し、前記半導体領域の短辺に沿った端面に露出し、
前記第1及び第2の電極は、前記PN接合が露出した前記端面から離間して設けられたことを特徴とする半導体装置。 - 前記半導体基板は、四角形の形状を有し、
前記半導体領域は、前記半導体基板の対向する2辺にそれぞれ沿って設けられたことを特徴とする請求項1記載の半導体装置。 - 前記半導体基板は、四角形の形状を有し、
前記半導体領域は、前記半導体基板の1辺と、それに垂直な辺と、にそれぞれ沿って設けられたことを特徴とする請求項1または2に記載の半導体装置。 - 半導体基板の上に絶縁膜を介して設けられ、過電圧によりブレークダウンする保護ダイオードが形成された半導体領域と、
前記半導体領域に接続され前記保護ダイオードに電流を流す第1及び第2の電極と、
を備え、
前記保護ダイオードのPN接合は、前記半導体領域の端面に露出し、
前記第1及び第2の電極は、前記PN接合が露出した前記端面から離間して設けられ、
前記第1及び第2の電極と、前記PN接合が露出した前記端面と、の距離は、前記第1及び第2の電極の間隔よりも大なることを特徴とする半導体装置。 - 前記半導体基板に設けられたトランジスタをさらに備え、
前記半導体領域は、前記トランジスタの周辺に設けられたことを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。 - 前記半導体基板の上に絶縁膜を介して設けられた電極パッドをさらに備え、
前記半導体領域は、前記電極パッドの周辺に設けられたことを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。 - 前記第1及び第2の電極の端部は、曲率緩和部を有することを特徴とする請求項1〜6のいずれか1つに記載の半導体装置。
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