JP2001094092A - パワーｍｏｓトランジスタ - Google Patents

パワーｍｏｓトランジスタ

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JP2001094092A
JP2001094092A JP27037699A JP27037699A JP2001094092A JP 2001094092 A JP2001094092 A JP 2001094092A JP 27037699 A JP27037699 A JP 27037699A JP 27037699 A JP27037699 A JP 27037699A JP 2001094092 A JP2001094092 A JP 2001094092A
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power mos
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drain
gate
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Shogo Mori
昌吾 森
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Toyoda Automatic Loom Works Ltd
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Abstract

(57)【要約】 【課題】 双方向ポリシリコンツェナーダイオードをド
レイン・ゲート間に内蔵したパワーＭＯＳトランジスタ
において、前記双方向ポリシリコンツェナーダイオード
の改良された配置を提供する。 【解決手段】 半導体基体の中央部１１に配置されたパ
ワーＭＯＳトランジスタと、前記中央部１１を取り囲む
ように前記半導体基体に設けられたゲート配線層１２
と、前記半導体基体の外周部に形成され前記パワーＭＯ
Ｓトランジスタのドレインに接続される高不純物濃度を
有する半導体領域１３とを備え、前記パワーＭＯＳトラ
ンジスタのドレイン・ゲート間に接続されて逆方向に直
列接続された多数のツェナーダイオード対からなる双方
向ポリシリコンツェナーダイオード１４を前記半導体基
体の径方向に沿って設けている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、双方向ポリシリコンツ
ェナーダイオードをドレイン・ゲート間に内蔵したパワ
ーＭＯＳトランジスタに関し、特に、パワーＭＯＳトラ
ンジスタのドレイン・ゲート間に接続される双方向ポリ
シリコンツェナーダイオードの配置に関するものであ
る。
【０００２】
【従来の技術】ゲートを共通に接続して互いに並列接続
された多数の縦型パワーＭＯＳトランジスタと、前記パ
ワーＭＯＳトランジスタのドレインＤ・ゲートＧ間に接
続され、ポリシリコンからなり逆方向に直列接続された
多数のツェナーダイオード対からなる双方向ポリシリコ
ンツェナーダイオードとを一つの角型チップに構成する
ことが行われている。
【０００３】図５は前記したチップ３０の平面図を模式
的に示し、図６及び図７は図５の一部断面図を示してい
る。図５に示すように、前記チップ３０の中央部３１に
は前記パワーＭＯＳトランジスタ（図示しない）が設け
られ、前記チップ３０を構成する半導体基体上には前記
中央部３１を囲むように絶縁膜を介してゲート配線層３
２が形成されている。また、前記半導体基体となるＮ＋
型半導体基板上に形成されたＮ−型エピタキシャル層中
には、前記チップ３０の外周に沿って前記パワーＭＯＳ
トランジスタのドレインＤに接続されるＮ＋型領域３３
が形成され、図示しないが必要に応じて前記中央部３１
を順次取り囲むように、Ｐ型ウエル、Ｐ型フィールドリ
ミットリング等が設けられている。
【０００４】後述するように、前記双方向ポリシリコン
ツェナーダイオード３４が前記Ｎ−型エピタキシャル層
上で周方向に沿いフィールド絶縁膜を介して設けられて
おり、前記双方向ポリシリコンツェナーダイオード３４
の一端部は配線層３５をとおして前記Ｎ＋型領域３３に
接続され、他端部は配線層３６を介して前記ゲート配線
層３２に接続されている。
【０００５】図６は図５のＣ−Ｃ断面図を示し、前記チ
ップ３０を構成するＮ＋型半導体基板４１に形成された
Ｎ−型エピタキシャル層４２上にフィールド絶縁膜４３
が設けられ、前記フィールド絶縁膜４３上にはＮ＋型領
域３４ａ、Ｐ型領域３４ｂ、Ｎ＋型領域３４ｃ、Ｐ型領
域３４ｄ及びＮ＋型領域３４ｅからなる前記双方向ポリ
シリコンツェナーダイオード３４が設けられている。な
お、図においては便宜のために２個のツェナーダイオー
ド対を示している。
【０００６】前記双方向ポリシリコンツェナーダイオー
ド３４の両端の前記Ｎ＋型領域３４ａ、３４ｅには層間
絶縁膜４４を介して前記した配線層３５、３６が設けら
れ、また、前記Ｎ＋型半導体基板４１の裏面には前記パ
ワーＭＯＳトランジスタのドレインＤとなるドレイン電
極４５が形成されている。
【０００７】図７は図５のＤ−Ｄ断面図を示し、前記双
方向ポリシリコンツェナーダイオード３４の前記一端
部、即ち、前記Ｎ＋型領域３４ａが前記配線層３５をと
おして前記Ｎ＋型領域３３に接続される状態を示してい
る。
【０００８】しかして、このような前記双方向ポリシリ
コンツェナーダイオード３４の配置においては、図５に
示したように、前記双方向ポリシリコンツェナーダイオ
ード３４の前記一端部である前記Ｎ＋型領域３４ａと前
記Ｎ＋型領域３３とを接続する前記配線層３５にはドレ
イン電圧、即ち、高電圧が印加されるので、前記Ｎ＋型
領域３４ａの角部付近では前記Ｎ−型エピタキシャル層
４２中の空乏層の伸びが抑制されて前記パワーＭＯＳト
ランジスタのドレインＤ・ソースＳ間の耐圧が低下す
る。
【０００９】
【発明が解決しようとする課題】それ故、本発明の目的
は、双方向ポリシリコンツェナーダイオードをドレイン
・ゲート間に内蔵したパワーＭＯＳトランジスタにおい
て、前記双方向ポリシリコンツェナーダイオードの改良
された配置を提供することにある。
【００１０】本発明の他の目的は、双方向ポリシリコン
ツェナーダイオードをドレイン・ゲート間に内蔵したパ
ワーＭＯＳトランジスタにおいて、前記双方向ポリシリ
コンツェナーダイオードの配置によって高耐圧のパワー
ＭＯＳトランジスタを提供することにある。
【００１１】
【課題を解決するための手段】本発明においては、半導
体基体の中央部に配置されたパワーＭＯＳトランジスタ
と、前記中央部を取り囲むように前記半導体基体に設け
られたゲート配線層と、前記半導体基体の外周部に形成
され前記パワーＭＯＳトランジスタのドレインに接続さ
れる高不純物濃度を有する半導体領域とを備え、前記パ
ワーＭＯＳトランジスタのドレイン・ゲート間に接続さ
れて逆方向に直列接続された多数のツェナーダイオード
対からなる双方向ポリシリコンツェナーダイオードを前
記半導体基体の径方向に沿って設けている。
【００１２】
【発明の実施の形態】双方向ポリシリコンツェナーダイ
オードをドレイン・ゲート間に内蔵したパワーＭＯＳト
ランジスタにおいて、半導体基体の中央部に配置された
パワーＭＯＳトランジスタと、前記中央部を取り囲むよ
うに前記半導体基体に設けられたゲート配線層と、前記
半導体基体の外周部に形成され前記パワーＭＯＳトラン
ジスタのドレインに接続される高不純物濃度を有する半
導体領域とを備え、前記パワーＭＯＳトランジスタのド
レイン・ゲート間に接続されて逆方向に直列接続された
多数のツェナーダイオード対からなる双方向ポリシリコ
ンツェナーダイオードを前記半導体基体の径方向に沿っ
て設けており、前記双方向ポリシリコンツェナーダイオ
ードにおける一端部のポリシリコン領域は前記ゲート配
線層と共通に、或いは、前記ゲート配線層と互いに分離
して構成されている。
【００１３】
【実施例】図１は本発明の第１の実施例による縦型Ｎチ
ャンネルパワーＭＯＳトランジスタのドレイン・ゲート
間に接続されて逆方向に直列接続された多数のツェナー
ダイオード対からなる双方向ポリシリコンツェナーダイ
オードを有する角型チップ１０Ａの平面図の一部を模式
的に示す。
【００１４】図１に示すように、前記チップ１０Ａの中
央部１１には前記パワーＭＯＳトランジスタ（図示しな
い）が設けられ、前記チップ１０Ａを構成する半導体基
体には前記中央部１１を囲むように絶縁膜を介してゲー
ト配線層１２が形成されている。また、前記半導体基体
となるＮ＋型半導体基板上に形成されたＮ−型エピタキ
シャル層中には、前記チップ１０Ａの外周部に沿って前
記パワーＭＯＳトランジスタのドレインＤに接続される
Ｎ＋型領域１３が形成されており、これらの基本的な形
状及び配置は図５と同様である。
【００１５】さらに、前記双方向ポリシリコンツェナー
ダイオード１４は、互いに並行配置された前記ゲート配
線層１２と前記Ｎ＋型領域１３との間の領域でその長さ
方向に配置されている。即ち、前記双方向ポリシリコン
ツェナーダイオード１４の前記長さ方向が前記チップ１
０Ａの前記外周部、前記ゲート配線層１２、或いは前記
Ｎ＋型領域１３に対してほぼ直角となるように配置され
る、つまり、前記双方向ポリシリコンツェナーダイオー
ド１４は前記チップ１０Ａの径方向に沿って配置されて
いる。
【００１６】図示するように、前記双方向ポリシリコン
ツェナーダイオード１４はＮ＋型領域１４ａ、Ｐ型領域
１４ｂ、Ｎ＋型領域１４ｃ、Ｐ型領域１４ｄ及びＮ＋型
領域１４ｅとからなり、一端部の前記Ｎ＋型領域１４ｅ
は前記ゲート配線層１２と共通に形成されている。な
お、図においては便宜のために２個のツェナーダイオー
ド対を示している。また、他端部の前記Ｎ＋型領域１４
ａは配線層１５をとおして前記Ｎ＋型領域１３に接続さ
れ、前記Ｎ＋型領域１４ｅにはゲート電極１６が設けら
れると共に、前記ゲート電極１６に隣接してソース電極
１７が形成されている。
【００１７】図２は図１のＡ−Ａ断面図を示し、前記チ
ップ１０Ａを構成する前記Ｎ＋型半導体基板２１に形成
された前記Ｎ−型エピタキシャル層２２にはフィールド
絶縁膜２３が設けられ、前記フィールド絶縁膜２３上に
はＮ＋型領域１４ａ、Ｐ型領域１４ｂ、Ｎ＋型領域１４
ｃ、Ｐ型領域１４ｄ及びＮ＋型領域１４ｅからなる前記
双方向ポリシリコンツェナーダイオード１４が径方向に
沿って設けられ、端部の前記Ｎ＋型領域１４ｅは前記ゲ
ート配線層１２と共通にＮ＋型のポリシリコンにより形
成されている。
【００１８】前記双方向ポリシリコンツェナーダイオー
ド１４の両端の前記Ｎ＋型領域１４ａ、１４ｅには層間
絶縁膜２４を介して前記配線層１５及び前記ゲート電極
１６がそれぞれ設けられている。前記フィールド絶縁膜
２３に隣接して、前記半導体基体の前記中央部１１側に
おける前記Ｎ−型エピタキシャル層２２には前記パワー
ＭＯＳトランジスタのチャンネルを形成するＰ型ベース
領域２５が形成され、前記Ｐ型ベース領域２５中にＮ＋
型ソース領域２６が設けられている。また、前記フィー
ルド絶縁膜２３と前記Ｐ型ベース領域２５との間にＰ型
ウエル領域２７が形成されると共に、ゲート絶縁膜２８
が設けられている。さらに、前記Ｎ＋型ソース領域２６
には前記層間絶縁膜２４を介して前記ソース電極１７が
前記ゲート電極１６に隣接して配置されている。また、
前記Ｎ＋型半導体基板２１の裏面には前記パワーＭＯＳ
トランジスタのドレインＤとなるドレイン電極２９が形
成されている。
【００１９】前記したように、この実施例においては前
記双方向ポリシリコンツェナーダイオード１４は前記チ
ップ１０Ａの径方向に沿って配置されると共に、前記双
方向ポリシリコンツェナーダイオード１４の一端部の前
記Ｎ＋型領域１４ｅはＮ＋型ポリシリコンにより形成さ
れた前記ゲート配線層１２と共通に形成されて、前記ゲ
ート電極１６を前記双方向ポリシリコンツェナーダイオ
ード１４における共通の電極としている。
【００２０】図３は本発明の第２の実施例による縦型Ｎ
チャンネルパワーＭＯＳトランジスタのドレイン・ゲー
ト間に接続されて逆方向に直列接続された多数のツェナ
ーダイオード対からなる双方向ポリシリコンツェナーダ
イオードを有する角型チップ１０Ｂの平面図の一部を模
式的に示す。なお、前記第１の実施例と同一部分には同
一の符号を付している。
【００２１】図３及び図３のＢ−Ｂ断面図である図４に
示すように、前記双方向ポリシリコンツェナーダイオー
ド１４はＮ＋型領域１４ａ、Ｐ型領域１４ｂ、Ｎ＋型領
域１４ｃ、Ｐ型領域１４ｄ及びＮ＋型領域１４ｅとから
なり、一端部の前記Ｎ＋型領域１４ｅは前記層間絶縁膜
２４を介して前記ゲート配線層１２から分離されてお
り、前記Ｎ＋型領域１４ｅには独立した前記双方向ポリ
シリコンツェナーダイオード１４の電極１６Ａが設けら
れ、前記ゲート配線層１２には前記電極１６Ａに隣接し
てゲート電極１６Ｂが形成されている。また、前記ゲー
ト電極１６Ｂに隣接してソース電極１７が形成されてい
る。
【００２２】前記したように、前記双方向ポリシリコン
ツェナーダイオード１４の前記電極１６Ａは前記パワー
ＭＯＳトランジスタの前記ゲート電極１６Ｂに接続され
るものであるが、この場合、前記電極１６Ａと前記ゲー
ト電極１６Ｂとをワイヤーにより接続する。或いは、前
記電極１６Ａと前記ゲート電極１６Ｂとを共通の電極で
構成することもできる。
【００２３】前記実施例において縦型Ｎチャンネルパワ
ーＭＯＳトランジスタについて説明したが、同様に、縦
型ＰチャンネルパワーＭＯＳトランジスタだけでなく横
型のパワーＭＯＳトランジスタにも適用できることは当
業者には明らかである。
【００２４】
【発明の効果】本発明によれば、逆方向に直列接続され
た多数のツェナーダイオード対からなる双方向ポリシリ
コンツェナーダイオードをドレイン・ゲート間に内蔵し
たパワーＭＯＳトランジスタにおいて、前記双方向ポリ
シリコンツェナーダイオード１４は、前記チップ１０Ａ
又はＢ或いは前記半導体基体の外周部に沿って形成され
前記パワーＭＯＳトランジスタのドレインＤに接続され
る前記Ｎ＋型領域１３とパワーＭＯＳトランジスタの配
置された前記半導体基体の前記中央部１１を囲むように
形成された前記ゲート配線層１２との間にその長さ方向
に、即ち、径方向に沿って配置されているので、前記双
方向ポリシリコンツェナーダイオード１４の両端の前記
Ｎ＋型領域１４ａ、１４ｅにおいて前記Ｎ＋型領域１４
ｅから前記Ｎ＋型領域１４ａに向かって、即ち、前記径
方向或いはその長さ方向に向かって徐々に電界が高くな
っており、空乏層の伸びを妨げることがなく、前記パワ
ーＭＯＳトランジスタのドレインＤ・ソースＳ間の耐圧
を低下させることがない。
【００２５】さらに、前記中央部１１を取り囲むよう
に、前記Ｎ−型エピタキシャル層２２にＰ型フィールド
リミットリングが設けられるにしても、前記双方向ポリ
シリコンツェナーダイオード１４は前記径方向に沿って
配置されているので、前記Ｐ型フィールドリミットリン
グは高電圧の影響を受けず前記パワーＭＯＳトランジス
タの耐圧低下を防止している。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるパワーＭＯＳトラ
ンジスタのドレイン・ゲート間に接続されて逆方向に直
列接続された多数のツェナーダイオード対からなる双方
向ポリシリコンツェナーダイオードを有するチップの平
面図の一部を模式的に示す図である。
【図２】図１のＡ−Ａ断面図を示す図である。
【図３】本発明の第２の実施例によるパワーＭＯＳトラ
ンジスタのドレイン・ゲート間に接続されて逆方向に直
列接続された多数のツェナーダイオード対からなる双方
向ポリシリコンツェナーダイオードを有するチップの平
面図の一部を模式的に示す図である。
【図４】図３のＢ−Ｂ断面図を示す図である。
【図５】従来のパワーＭＯＳトランジスタのドレイン・
ゲート間に接続されて逆方向に直列接続された多数のツ
ェナーダイオード対からなる双方向ポリシリコンツェナ
ーダイオードを有するチップの平面図の一部を模式的に
示す図である。
【図６】図５のＣ−Ｃ断面図を示す図である。
【図７】図５のＤ−Ｄ断面図を示す図である。
【符号の説明】
１０Ａ、Ｂ…チップ、１１…中央部、１２…ゲート配線
層、１３…Ｎ＋型領域、１４…双方向ポリシリコンツェ
ナーダイオード、１４ａ、１４ｃ、１４ｅ…Ｎ ＋型領
域、１４ｂ、１４ｄ…Ｐ型領域、１５…配線層、１６…
ゲート電極、１７…ソース電極、２１…Ｎ＋型半導体基
板、２２…Ｎ−型エピタキシャル層、２３…フィールド
絶縁膜、２４…層間絶縁膜、２５…Ｐ型ベース領域、２
６…Ｎ＋型ソース領域、２７…Ｐ型ウエル領域、２８…
ゲート絶縁膜、２９…ドレイン電極

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体の中央部に配置されたパワ
    ーＭＯＳトランジスタと、前記中央部を取り囲むように
    前記半導体基体に設けられたゲート配線層と、前記半導
    体基体の外周部に形成され前記パワーＭＯＳトランジス
    タのドレインに接続される高不純物濃度を有する半導体
    領域とを備え、前記パワーＭＯＳトランジスタのドレイ
    ン・ゲート間に接続されて逆方向に直列接続された多数
    のツェナーダイオード対からなる双方向ポリシリコンツ
    ェナーダイオードを前記半導体基体の径方向に沿って設
    けることを特徴とする双方向ポリシリコンツェナーダイ
    オードをドレイン・ゲート間に内蔵したパワーＭＯＳト
    ランジスタ。
  2. 【請求項２】 前記双方向ポリシリコンツェナーダイオ
    ードにおける一端部のポリシリコン領域を前記ゲート配
    線層と共通に構成していることを特徴とする請求項１記
    載の双方向ポリシリコンツェナーダイオードをドレイン
    ・ゲート間に内蔵したパワーＭＯＳトランジスタ。
  3. 【請求項３】 前記双方向ポリシリコンツェナーダイオ
    ードにおける一端部のポリシリコン領域を前記ゲート配
    線層から互いに分離していることを特徴とする請求項１
    記載の双方向ポリシリコンツェナーダイオードをドレイ
    ン・ゲート間に内蔵したパワーＭＯＳトランジスタ。
JP27037699A 1999-09-24 1999-09-24 パワーｍｏｓトランジスタ Pending JP2001094092A (ja)

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