JP7291495B2

JP7291495B2 - 半導体装置

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Publication number: JP7291495B2
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Authority: JP
Inventors: 直樹 ▲高▼橋
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Current assignee: Rohm Co Ltd
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Filing date: 2019-02-12
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Description

本発明は、ＥＳＤ［electro static discharge］保護回路を備える半導体装置に関する。

外部からの静電気によるＥＳＤから半導体装置の内部回路を保護するためにＥＳＤ保護回路が用いられる。なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１１－９３３７号公報

半導体装置の信頼性を高めるために、半導体装置のＥＳＤ耐量を高めることが求められている。

本発明は、上記の状況に鑑み、ＥＳＤ耐量の向上を図ることができる半導体装置を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体装置は、Ｎ型基板と、前記Ｎ型基板を貫通する貫通導電部と、前記Ｎ型基板に設けられる保護対象回路と、前記Ｎ型基板に設けられるＥＳＤ保護回路と、を備え、前記保護対象回路及び前記ＥＳＤ保護回路は前記貫通導電部に共通接続される構成（第１の構成）とする。

また、上記第１の構成である半導体装置において、前記貫通導電部は、前記Ｎ型基板の上面視において、前記ＥＳＤ保護回路の外縁に沿って延びる延伸部を備える構成（第２の構成）であってもよい。

また、上記第２の構成である半導体装置において、前記延伸部は、前記Ｎ型基板の上面視において、前記ＥＳＤ保護回路を囲む環状形状である構成（第３の構成）であってもよい。

また、上記第２又は第３の構成である半導体装置において、前記延伸部の幅は不均一である構成（第４の構成）であってもよい。

また、上記第１～第４いずれかの構成である半導体装置において、前記Ｎ型基板の上面視において、前記保護対象回路の第１方向側端部は前記ＥＳＤ保護回路の第１方向側端部よりも第１方向側に位置し、前記保護対象回路の第２方向側端部は前記ＥＳＤ保護回路の第２方向側端部よりも第２方向側に位置し、前記第１方向と前記第２方向とは互いに逆方向である構成（第５の構成）であってもよい。

また、上記第１～第５いずれかの構成である半導体装置において、前記貫通導電部に印加される電圧が閾値を超えるとクランプ電圧を発生させるクランプ部と、前記クランプ部が前記クランプ電圧を発生させているときにオンになる縦型電界効果トランジスタと、を備える構成（第６の構成）であってもよい。

また、上記第１～第６いずれかの構成である半導体装置において、ゲート電圧を生成するゲート制御回路と、前記ゲート電圧に応じて電源と負荷との間を導通／遮断するＮチャネル型のハイサイドスイッチと、を備える構成（第７の構成）であってもよい。

また、本発明に係る電子機器は、上記第７の構成である半導体装置を備える構成（第８の構成）とする。

また、本発明に係る車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する上記第８の構成である電子機器と、を備える構成（第１０の構成）とする。

本発明に係る半導体装置によれば、ＥＳＤ耐量の向上を図ることができる。

半導体装置の一構成例を示すブロック図ＥＳＤ保護回路の一構成例を示す回路図ＥＳＤ保護回路の他の構成例を示す回路図ＥＳＤ保護回路、貫通導電部、及び保護対象回路の第１配置例を示す図ＥＳＤ保護回路、貫通導電部、及び保護対象回路の第２配置例を示す図ＥＳＤ保護回路、貫通導電部、及び保護対象回路の第３配置例を示す図ＥＳＤ保護回路、貫通導電部、及び保護対象回路の第４配置例を示す図ＥＳＤ保護回路、貫通導電部、及び保護対象回路の第５配置例を示す図車両の外観図

＜１．半導体装置＞
図１は、半導体装置の一構成例を示すブロック図である。本構成例の半導体装置１００は、車載用ハイサイドスイッチＩＣであり、装置外部との電気的な接続を確立する手段として、複数の外部端子（ＩＮピン、ＧＮＤピン、ＯＵＴピン、ＳＴピン、ＶＢＢピン）を備えている。ＩＮピンは、ＣＭＯＳロジックＩＣなどから制御信号の外部入力を受け付けるための入力端子である。ＧＮＤピンは、接地端子である。ＯＵＴピンは、負荷（エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器など）が外部接続される出力端子である。ＳＴピンは、ＣＭＯＳロジックＩＣなどに自己診断信号を外部出力するための出力端子である。ＶＢＢピンは、バッテリから電源電圧Ｖｂｂ（例えば４．５Ｖ～１８Ｖ）の供給を受け付けるための電源端子である。なお、ＶＢＢピンは、大電流を流すために複数並列（例えば４ピン並列）に設けてもよい。

また、本構成例の半導体装置１００は、内部電源回路１と、定電圧生成回路２と、発振回路３と、チャージポンプ回路４と、ロジック回路５と、ゲート制御回路６と、クランプ回路７と、入力回路８と、基準生成回路９と、温度保護回路１０と、減電圧保護回路１１と、オープン保護回路１２と、過電流保護回路１３と、ＥＳＤ保護回路１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１～Ｎ３と、抵抗Ｒ１及びＲ２と、センス抵抗Ｒｓと、ツェナダイオードＺ１及びＺ２と、を集積化して成る。

内部電源回路１は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂから所定の内部電源電圧ＶＲＥＧを生成して半導体装置１００の各部に供給する。なお、内部電源回路１は、イネーブル信号ＥＮの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路１は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるときに停止状態となる。

定電圧生成回路２は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂに応じたハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）と、ハイ電圧ＶＨよりも定電圧ＲＥＦ（＝例えば５Ｖ）だけ低いロー電圧ＶＬ（＝Ｖｂｂ－ＲＥＦ）とを生成して発振回路３及びチャージポンプ回路４に供給する。なお、定電圧生成回路２は、イネーブル信号ＥＮ及び異常保護信号Ｓ５ａの論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路２は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常未検出時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常検出時の論理レベル（例えばローレベル）であるときに停止状態となる。

発振回路３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ回路４に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。

チャージポンプ回路４は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰを生成してゲート制御回路６及び過電流保護回路１３に供給する。

ロジック回路５は、内部電源電圧ＶＲＥＧの供給を受けて動作し、ゲート制御信号Ｓ５ｂを生成してゲート制御回路６に出力する。ゲート制御信号Ｓ５は、トランジスタＮ１及びＮ２をオンさせるときにハイレベル（＝ＶＲＥＧ）となり、トランジスタＮ１及びＮ２をオフさせるときにローレベル（＝ＧＮＤ）となる２値信号である。また、ロジック回路５は、温度保護信号Ｓ１０、減電圧保護信号Ｓ１１、オープン保護信号Ｓ１２、及び、過電流保護信号Ｓ１３をそれぞれ監視し、必要に応じた異常保護動作を行う機能を備えている。より具体的に述べると、ロジック回路５は、半導体装置１００に何らかの異常が検出されたときに、異常保護信号Ｓ５ａを異常検出時の論理レベルとして定電圧生成回路２を停止させるとともに、ゲート制御信号Ｓ５ｂをローレベルとしてトランジスタＮ１及びＮ２をいずれも強制的にオフさせる。また、ロジック回路５は、異常検出結果に応じてトランジスタＮ３のゲート信号Ｓ５ｃを生成する機能も備えている。

ゲート制御回路６は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、ゲート制御信号Ｓ５ｂの電流能力を高めたゲート電圧ＶＧを生成してトランジスタＮ１及びＮ２のゲートに出力する。ゲート電圧ＶＧは、ゲート制御信号Ｓ５ｂがハイレベルであるときにハイレベル（＝ＶＣＰ）となり、ゲート制御信号Ｓ５ｂがローレベルであるときにローレベル（＝Ｖｏ）となる。なお、ゲート制御回路６は、過電流保護信号Ｓ１３の論理レベルに応じて動作可否が制御される。より具体的に述べると、ゲート制御回路６は、過電流保護信号Ｓ１３が異常未検出時の論理レベル（例えばローレベル）であるときに動作状態となり、過電流保護信号Ｓ１３が異常検出時の論理レベル（例えばハイレベル）であるときに停止状態となる。

クランプ回路７は、ＶＢＢピンとトランジスタＮ１及びＮ２の両ゲートとの間に接続されている。ＯＵＴピンに誘導性負荷が接続されるアプリケーションでは、トランジスタＮ１をオンからオフへ切り替える際、誘導性負荷の逆起電力によりＯＵＴピンが負電圧となる。そのため、エネルギー吸収用にクランプ回路７（いわゆるアクティブクランプ回路）が設けられている。なお、Ｖｂｂ－（Ｖｃｌｐ＋Ｖｇｓ）で表されるアクティブクランプ電圧は、例えば４８Ｖに設定するとよい（ただし、Ｖｂｂは電源電圧、ＶｃｌｐはＯＵＴピンの負側クランプ電圧、ＶｇｓはトランジスタＮ１のゲート・ソース間電圧）。

入力回路８は、ＩＮピンから制御信号の入力を受け付けてイネーブル信号ＥＮを生成するシュミットトリガである。

基準生成回路９は、内部電源電圧ＶＲＥＧの供給を受けて動作し、所定の基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆを生成して半導体装置１００の各部に供給する。なお、例えば、基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆは、内部電源回路１において内部電源電圧ＶＲＥＧの目標値を設定したり、各種保護回路９～１３において異常検出用の閾値を設定したりするために用いられる。

温度保護回路１０は、内部電源電圧ＶＲＥＧの供給を受けて動作し、トランジスタＮ１の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ１０を生成してロジック回路５に出力する。温度保護信号Ｓ１０は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

減電圧保護回路１１は、内部電源電圧ＶＲＥＧの供給を受けて動作し、電源電圧Ｖｂｂないしは内部電源電圧ＶＲＥＧの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ１１を生成してロジック回路５に出力する。減電圧保護信号Ｓ１１は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

オープン保護回路１２は、電源電圧Ｖｂｂと内部電源電圧ＶＲＥＧの供給を受けて動作し、出力電圧Ｖｏｕｔの監視結果（＝負荷のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ１２を生成してロジック回路５に出力する。なお、オープン保護信号Ｓ１２は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

過電流保護回路１３は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、センス電圧Ｖｓの監視結果（＝過電流が生じているか否か）に応じた過電流保護信号Ｓ１３を生成してロジック回路５に出力する。過電流保護信号Ｓ１３は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

ＥＳＤ保護回路１４は、外部からの静電気によるＥＳＤから内部電源回路１、定電圧生成回路２、入力回路８、及びオープン保護回路１２等を保護する。内部電源回路１、定電圧生成回路２、入力回路８、及びオープン保護回路１２等はいずれも電源電圧Ｖｂｂとグランド電圧が印加される回路である。

トランジスタＮ１は、ドレインがＶＢＢピンに接続されてソースがＯＵＴピンに接続されたパワートランジスタであり、バッテリから負荷に向けた出力電流Ｉ１が流れる電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、トランジスタＮ１は、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。

なお、トランジスタＮ１のオン抵抗が低いほど、ＯＵＴピンの地絡時（＝接地端ないしはこれに準ずる低電位端への短絡時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、トランジスタＮ１のオン抵抗を下げるほど、温度保護回路１０や過電流保護回路１３の重要性が高くなる。

トランジスタＮ２は、トランジスタＮ１に対して並列接続されたミラートランジスタであり、出力電流Ｉ１に応じたミラー電流Ｉ２を生成する。トランジスタＮ１とトランジスタＮ２とのサイズ比は、ｍ：１（ただしｍ＞１、例えばｍ＝１０００）である。従って、ミラー電流Ｉ２は、出力電流Ｉ１を１／ｍに減じた大きさとなる。なお、トランジスタＮ２は、トランジスタＮ１と同じく、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。

トランジスタＮ３は、ドレインがＳＴピンに接続されてソースがＧＮＤピンに接続されたオープンドレイン形式のトランジスタである。なお、トランジスタＮ３は、ゲート信号Ｓ５ｃがハイレベルであるときにオンし、ゲート信号Ｓ５ｃがローレベルであるときにオフする。すなわち、ＳＴピンから外部出力される自己診断信号は、ゲート信号Ｓ５ｃのハイレベルであるとき（＝トランジスタＮ３がオンしているとき）にローレベルとなり、ゲート信号Ｓ５ｃがローレベルであるとき（＝トランジスタＮ３がオフしているとき）にハイレベルとなる。

抵抗Ｒ１は、ＩＮピンと入力回路８の入力端との間に接続されており、過大なサージ電流などを抑制するための電流制限抵抗として機能する。

抵抗Ｒ２は、入力回路８の入力端とＧＮＤピンとの間に接続されており、ＩＮピンがオープン状態であるときに入力回路８への入力論理レベルをローレベル（＝ディセーブル時の論理レベル）に確定させるためのプルダウン抵抗として機能する。

センス抵抗Ｒｓは、トランジスタＮ２のソースとＯＵＴピンとの間に接続されており、ミラー電流Ｉ２に応じたセンス電圧Ｖｓ（＝Ｉ２×Ｒｓ）を生成する電流検出素子として機能する。

ツェナダイオードＺ１は、トランジスタＮ１及びＮ２のゲートとＯＵＴピンとの間で、カソードがトランジスタＮ１及びＮ２のゲート側となり、アノードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ１は、ＶＢＢピンにバッテリを接続してＯＵＴピンに負荷を接続した正規接続状態において、トランジスタＮ１及びＮ２のゲート・ソース間電圧を所定の上限値以下に制限するクランプ素子（サージ電圧吸収素子）として機能する。

ツェナダイオードＺ２は、トランジスタＮ１及びＮ２のゲートとＯＵＴピンとの間で、アノードがトランジスタＮ１及びＮ２のゲート側となり、カソードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ２は、ＶＢＢピンに負荷を接続してＯＵＴピンにバッテリを接続した逆接続状態において、ＯＵＴピンからトランジスタＮ１及びＮ２のゲートに至る電流経路を遮断するための逆接続保護素子として機能する。

上記したように、半導体装置１００は、ＣＭＯＳロジック（ロジック回路５など）と、パワーＭＯＳデバイス（トランジスタＮ１など）と、を１チップ上に組み込んだモノリシックパワーＩＣとして構成されている。上記１チップは、例えばＮ型シリコン基板などのＮ型基板である。Ｎ型基板の裏面は、ＶＢＢピンと電気的に接続されている。つまり、電源電圧ＶｂｂがＮ型基板の裏面に印加される。

＜２．ＥＳＤ保護回路＞
図２は、ＥＳＤ保護回路１４の一構成例を示す回路図である。図２に示すＥＳＤ保護回路１４は、複数のツェナダイオードの直列接続体であるクランプ部１４１と、ダイオード１４２と、抵抗１４３と、縦型電界効果トランジスタの一例であるＶＤＭＯＳ［vertical double-diffused metal-oxide semiconductor］１４４と、を備える。

半導体装置１００が備えるＮ型基板には、当該Ｎ型基板を貫通する貫通導電部１５が形成されている。

貫通導電部１５の裏面側端部１５Ａには、電源電圧Ｖｂｂが印加される。貫通導電部１５の裏面側端部１５ＡはＮ型基板の裏面に位置している。

貫通導電部１５の表（オモテ）面側端部１５Ｂには、クランプ部１４１のカソード及び保護対象回路１６が接続される。より具体的には、貫通導電部１５の表（オモテ）面側端部１５Ｂには、Ｎ型基板の表（オモテ）面に設けられる金属配線を介して、クランプ部１４１のカソード及び保護対象回路１６が接続される。貫通導電部１５の表（オモテ）面側端部１５ＢはＮ型基板の表（オモテ）面に位置している。

ＶＤＭＯＳ１４４のドレインはＮ型基板の裏面側に形成されており、ＶＤＭＯＳ１４４のゲート及びソースはＮ型基板の表（オモテ）面側に形成されている。

クランプ部１４１のアノードは、ＶＤＭＯＳ１４４のゲート及び抵抗１４３の一端に接続される。抵抗１４３の他端、ＶＤＭＯＳ１４４のソース、及び保護対象回路１６には、グランド電圧が印加される。

貫通導電部１５に印加される電圧が閾値以下である場合、クランプ部１４１の各ツェナダイオードがオフになり、抵抗１４３によってＶＤＭＯＳ１４４のゲートがプルダウンされてＶＤＭＯＳ１４４がオフになる。

一方、ＶＢＢピンにＥＳＤが印加され、貫通導電部１５に印加される電圧が閾値を超えている場合、クランプ部１４１の各ツェナダイオードがオンになり、クランプ部１４１がクランプ電圧を発生させる。クランプ電圧は、クランプ部１４１の各ツェナダイオードのツェナ電圧の総和となる。クランプ部１４１がクランプ電圧を発生させているとき、クランプ部１４１を流れるツェナ電流がダイオード１４２及び抵抗１４３にも流れ、抵抗１４３の両端電位差によってＶＤＭＯＳ１４４がオンになる。ＶＤＭＯＳ１４４は、オンになると、ＶＢＢピンから電流を引き抜く。このような動作により、ＥＳＤ保護回路１４は、ＥＳＤサージを吸収し、保護対象回路１６をＥＳＤから保護する。

さらに、図２に示すＥＳＤ保護回路１４では、ＥＳＤ保護回路１４と保護対象回路１６とが貫通導電部１５に共通接続される。このため、ＥＳＤ保護回路１４の電源電圧印加端１４Ａと保護対象回路１６の電源電圧印加端１６Ａとの間に電位差が生じることを抑制することができる。したがって、ＥＳＤ耐量の向上を図ることができる。

図２に示すＥＳＤ保護回路１４とは異なり、ＥＳＤ保護回路１４の電源電圧印加端１４Ａに接続される第１貫通導電部と保護対象回路１６の電源電圧印加端１６Ａに接続される第２貫通導電部とをそれぞれ別個に設ける構成にした場合、ＥＳＤ保護回路１４の電源電圧印加端１４Ａと保護対象回路１６の電源電圧印加端１６ＡとにＮ型基板の裏面から別々の電圧が供給される。このため、ＥＳＤ保護回路１４の電源電圧印加端１４Ａと保護対象回路１６の電源電圧印加端１６Ａとの間に電位差が生じ易くなり、ＥＳＤ耐量の向上を図ることができない。

図３は、ＥＳＤ保護回路１４の他の構成例を示す図である。図３に示すＥＳＤ保護回路１４は、図２に示すＥＳＤ保護回路１４にクランプ部１４５を追加した構成である。クランプ部１４５は抵抗１４３に並列接続される。なお、図３においては、クランプ部１４５として、１つのツェナダイオードを図示しているが、このツェナダイオードは単なる例示に過ぎない。したがって、クランプ部１４５は例えば複数のツェナダイオードの直列接続体であってもよい。

図３に示すＥＳＤ保護回路１４では、貫通導電部１５に印加される電圧が閾値を超えている場合にクランプ部１４５によってＶＤＭＯＳ１４４のゲート－ソース間電圧がクランプされる。これにより、ＶＤＭＯＳ１４４のゲート－ソース間電圧がＶＤＭＯＳ１４４のゲート－ソース間耐圧を超えないように、ＶＤＭＯＳ１４４のゲート－ソース間電圧を制限することができる。

図４～図８はＮ型基板の部分上面図である。図４～図８はそれぞれ、ＥＳＤ保護回路１４、貫通導電部１５、及び保護対象回路１６の第１～第５配置例を示す図である。図４～図８において図２と同一の部分には同一の符号を付す。また、図４～図８において、太線はアルミ配線などの金属配線を示している。

図４～図８に示す第１～第５配置例では、Ｎ型基板の上面視において、保護対象回路１６の第１方向側端部１６ＢはＥＳＤ保護回路１４の第１方向側端部１４Ｂよりも第１方向側に位置し、保護対象回路１６の第２方向側端部１６ＣはＥＳＤ保護回路の第２方向側端部１４Ｃよりも第２方向側に位置する。なお、図４～図８に示す通り、第１方向と第２方向とは互いに逆方向である。これにより、貫通導電部１５から保護対象回路１６内の内部電源回路１までの金属配線の長さ、貫通導電部１５から保護対象回路１６内の定電圧生成回路２までの金属配線の長さ、貫通導電部１５から保護対象回路１６内の入力回路８までの金属配線の長さ、及び貫通導電部１５から保護対象回路１６内のオープン保護回路１２までの金属配線の長さ間のバラツキを少なくすることができる。なお、ＥＳＤ対策としては、保護対象回路１６の電源電圧Ｖｂｂ－ＧＮＤ間電圧を、ＥＳＤサージ印加によって生じるＥＳＤ保護回路１４のクランプ電圧以下にする必要がある。そのため、貫通導電部１５のインピーダンスとＥＳＤ保護回路１４の電源電圧印加端１４Ａ－貫通導電部１５間に設けられる金属配線のインピーダンスが低くなるように設計する。逆に、保護対象回路１６に印加される電圧を抑える必要があるため、貫通導電部１５－保護対象回路１６の電源電圧印加端１６Ａ間に設けられる金属配線のインピーダンスは高いほど電圧降下が大きくなりＥＳＤ対策の効果が高くなる。但し、通常動作（ＥＳＤサージ印加がないときの動作）の特性を考えると、インピーダンスは低減する方が良い。

図５～図８に示す第２～第５配置例では、Ｎ型基板の上面視において、貫通導電部１５は、ＥＳＤ保護回路１４の外縁に沿って延びる延伸部を備える。なお、本明細書では、延伸部とは、ＥＳＤ保護回路１４の外縁に沿って延びている方向における貫通導電部１５の長さが貫通導電部１５の最大幅の２倍以上である部分を意味している。また、本明細書では、貫通導電部１５の幅とは、ＥＳＤ保護回路１４の外縁に沿って延びている方向の直交方向における貫通導電部１５の長さを意味している。貫通導電部１５が延伸部を備えることにより、効率良く（レイアウト上の無駄を少なくして）貫通導電部１５のインピーダンスを低くすることができる。

図７～図８に示す第４～第５配置例では、Ｎ型基板の上面視において、延伸部を環状形状にしている。これにより、より一層効率良く貫通導電部１５のインピーダンスを低くすることができる。

図８に示す第５配置例では、Ｎ型基板の上面視において、延伸部の幅を不均一にしている。これにより、ＥＳＤ保護回路１４及び保護対象回路１６以外の回路（図８において不図示）の配置領域に干渉しない範囲で、Ｎ型基板の上面視における延伸部の面積を最大にすることが可能となる。したがって、ＥＳＤ保護回路１４及び保護対象回路１６以外の回路（図８において不図示）の配置領域に干渉しない範囲で貫通導電部１５のインピーダンスを最も低くすることがすることが可能となる。なお、延伸部の幅を不均一にしている場合であっても、設計上考慮すべき他の事項も存在するので、ＥＳＤ保護回路１４及び保護対象回路１６以外の回路（図８において不図示）の配置領域に干渉しない範囲で貫通導電部１５のインピーダンスを最も低くしなくてもよい。

＜３．用途＞
図９は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧Ｖｂｂの供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体装置１００は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜４．その他＞
なお、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用ＩＰＤ［intelligent power device］（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）を始めとして、ＥＳＤ保護回路を備える半導体装置全般に広く適用することが可能である。

すなわち、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１内部電源回路
２定電圧生成回路
１２オープン保護回路
１４ＥＳＤ保護回路
１５貫通導電部
１６保護対象回路
１００半導体装置
Ｘ車両
Ｘ１１～Ｘ１８電子機器

Claims

Ｎ型基板と、
前記Ｎ型基板を貫通する貫通導電部と、
前記Ｎ型基板に設けられる保護対象回路と、
前記Ｎ型基板に設けられるＥＳＤ保護回路と、
を備え、
前記保護対象回路及び前記ＥＳＤ保護回路は前記貫通導電部に共通接続され、
前記貫通導電部は、前記Ｎ型基板の上面視において、前記ＥＳＤ保護回路の外縁に沿って延びる延伸部を備え、
前記延伸部は、前記Ｎ型基板の上面視において、前記ＥＳＤ保護回路を囲む環状形状である、半導体装置。
前記延伸部の幅は不均一である、請求項１に記載の半導体装置。
前記Ｎ型基板の上面視において、前記保護対象回路の第１方向側端部は前記ＥＳＤ保護回路の第１方向側端部よりも第１方向側に位置し、前記保護対象回路の第２方向側端部は前記ＥＳＤ保護回路の第２方向側端部よりも第２方向側に位置し、前記第１方向と前記第２方向とは互いに逆方向である、請求項１又は請求項２に記載の半導体装置。
前記ＥＳＤ保護回路は、
前記貫通導電部に印加される電圧が閾値を超えるとクランプ電圧を発生させるクランプ部と、
前記クランプ部が前記クランプ電圧を発生させているときにオンになる縦型電界効果トランジスタと、
を備える、請求項１～３のいずれか一項に記載の半導体装置。
Ｎ型基板と、
前記Ｎ型基板を貫通する貫通導電部と、
前記Ｎ型基板に設けられる保護対象回路と、
前記Ｎ型基板に設けられるＥＳＤ保護回路と、
を備え、
前記保護対象回路及び前記ＥＳＤ保護回路は前記貫通導電部に共通接続され、
前記ＥＳＤ保護回路は、
前記貫通導電部に印加される電圧が閾値を超えるとクランプ電圧を発生させるクランプ部と、
前記クランプ部が前記クランプ電圧を発生させているときにオンになる縦型電界効果トランジスタと、
を備える、半導体装置。
ゲート電圧を生成するゲート制御回路と、
前記ゲート電圧に応じて電源と負荷との間を導通／遮断するＮチャネル型のハイサイドスイッチと、
を備える、請求項１～請求項５のいずれか一項に記載の半導体装置。
Ｎ型基板と、
前記Ｎ型基板を貫通する貫通導電部と、
前記Ｎ型基板に設けられる保護対象回路と、
前記Ｎ型基板に設けられるＥＳＤ保護回路と、
ゲート電圧を生成するゲート制御回路と、
前記ゲート電圧に応じて電源と負荷との間を導通／遮断するＮチャネル型のハイサイドスイッチと、
を備え、
前記保護対象回路及び前記ＥＳＤ保護回路は前記貫通導電部に共通接続される、半導体装置。
請求項６又は請求項７に記載の半導体装置を備える、電子機器。
バッテリと、
前記バッテリから電源電圧の供給を受けて動作する請求項８に記載の電子機器と、
を備える、車両。