JP2768265B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、特に半導体基板の表
面に形成された絶縁膜上に、Ｐ−Ｎ接合を形成するよう
にした半導体装置に関する。 【０００２】 【従来の技術】例えば特開昭５８−１５１０５１号公報
及び特開昭５７−１４１９６２号公報等に示されるよう
に、半導体基板上に絶縁膜を形成し、この絶縁膜上にＰ
−Ｎ接合を形成するようにした半導体装置が知られてい
る。このような半導体装置は、寄生動作が存在しないも
のであるため、Ｐ−Ｎ接合により構成される素子を、容
易に複数個直列に接続することができるようになるもの
であり、その応用できる範囲が大きいものである。例え
ばＰ−Ｎ接合により構成されるダイオードを、複数個直
列接続した状態で構成できるものであり、これらダイオ
ードの順方向電圧の温度特性を利用して、温度検出素子
を容易に構成することができる。 【０００３】ダイオードを複数個直列接続した状態で構
成した半導体素子の具体例を図８、図９及び図１０に示
す。図８はその断面図、図９はその平面図、図１０はそ
の電気回路図である。図において、１００は半導体基板
であり、その主表面上は絶縁膜１０１が形成される。そ
して、この絶縁膜１０１上の所定領域には多結晶シリコ
ンによる島１０２が形成され、この多結晶シリコン内に
リン、あるいはボロンをイオン注入することにより、そ
れぞれｎ+ 領域１０２ａ、Ｐ+ 領域１０２ｂを形成し、
そのｎ+ 領域１０２ａ及びＰ+ 領域１０２ｂが相互に隣
接される状態で形成されるようにして、複数のＰ−Ｎ接
合に同心円状に形成している。 【０００４】そして、この多結晶シリコンの島１０２の
表面を酸化膜１０３、表面保護膜１０４で順次覆った
後、開口部を形成して、同心円の中心に配置するｎ+ 領
域１０２ａと最も外側に配置するｎ+ 領域１０２ａにそ
れぞれ電極１０５ａおよび１０５ｂを形成することによ
り半導体装置を構成している。 【０００５】 【発明が解決しようとする課題】しかしながら、このよ
うに構成される従来の半導体装置にあっては、Ｐ−Ｎ接
合の電流容量は、Ｐ−Ｎ接合の単位長さ当りの電流密度
で決定されるものであり、したがって、最も接合長の短
い内側のＰ−Ｎ接合長さによってこの半導体装置の電流
容量が決まることになるので、充分な電流容量を得よう
とする場合には、最も接合長の短い内側のＰ−Ｎ接合長
を長くする必要があり、それにつれて外側のＰ−Ｎ接合
長ほどその長さが長くなり、この長く設計される部分に
よってＰ−Ｎ接合半導体素子部分それぞれの占有面積が
大きくなり、設計上の面積効率が悪くなる。又、このよ
うな構成ではｎ+ 領域１０２ａ（あるいはＰ+ 領域１０
２ｂ）の内側に反対導電型の領域であるＰ+ 領域１０２
ｂ（あるいはｎ+ 領域）が形成されることとなり、その
形状に角部を有することからその角部において電流が集
中してしまい、破壊耐量が低下してしまう。 【０００６】そこで、図１、図２あるいは図５、図６に
示されるような多結晶シリコンからなるラテラル構造の
ダイオードが考えられる。これは、どのダイオードにお
いてもＰ−Ｎ接合面積をほぼ同一にすることができるた
め、従来のダイオードに比べ、面積効率が良くなるので
高集積化が可能となる。また、従来のダイオードのよう
な角部を無くすことができるため、電界集中部分を低減
でき、破壊耐量を向上させることができることが考えら
れる。 【０００７】そして、さらに破壊耐量を向上させる要求
がある。そこで本発明は、電極構造に着目して、より破
壊耐量の向上する半導体装置を提供することを目的とし
ている。 【０００８】 【問題点を解決するための手段】上記の目的を達成する
ために本願の半導体装置は、基板と、該基板上に第１の
絶縁膜を介して形成され、その周辺部に互いに相対する
第１の側面および第２の側面を有する多結晶シリコン層
と、この多結晶シリコン層内に形成され、前記多結晶シ
リコン層の前記第１の側面から前記第２の側面へ直線状
に延びるとともに、前記多結晶シリコン層の前記第１の
側面および前記第２の側面にて終端する少なくとも１つ
のＰ−Ｎ接合と、前記多結晶シリコン層の表面に形成さ
れた第２の絶縁膜の開口部を介して、前記多結晶シリコ
ン層の上面に接触するとともに、前記Ｐ−Ｎ接合をバイ
アスする１対の電極とを有し、前記第２の絶縁膜は前記
多結晶シリコン層の表面を熱酸化して得られた熱酸化膜
であり、前記多結晶シリコン層の表面濃度は、前記Ｐ−
Ｎ接合の終端する前記第１の側面および前記第２の側面
近傍において、前記多結晶シリコン層の前記上面より低
くされており、前記電極は、前記Ｐ−Ｎ接合の前記第１
の側面および前記第２の側面への終端部分までの距離が
他のＰ−Ｎ接合部分までの距離よりも長くなるように、
前記多結晶シリコン層の上面に接触していることを特徴
としている。 【０００９】 【発明の作用・効果】本発明によると方形状に延びるＰ
領域およびＮ領域を隣接される状態で形成し、前記多結
晶シリコン層の周辺部で互いに相対する切断面を有する
ように切断され、かつ一方の切断面から他方の切断面へ
直線状に延び多結晶シリコン層の周辺部で切断されるよ
うにした少なくとも１つのＰ−Ｎ接合が形成されるよう
にしているから、面積効率が向上し高集積化が可能とな
り、且つ、破壊耐量を向上させることができる。 【００１０】さらに、本発明においては、多結晶シリコ
ン層上に形成される１対の電極の形状もＰ−Ｎ接合の終
端部分までの距離が他のＰ−Ｎ接合部分までの距離より
も長くなるように設定されているので、その分抵抗が大
きくなりリーク電流の発生しやすいＰ−Ｎ接合終端部分
からのリーク電流を抑制することができるため、より破
壊耐量を向上させることができるという優れた効果があ
る。また、多結晶シリコン層の表面濃度がＰ−Ｎ接合の
終端部分の近傍においてより低くされているため、この
部分での耐圧が向上され、終端部分における破壊耐量の
低下を防止することができるという優れた効果がある。 【００１１】そして、多結晶シリコン層の表面を覆う絶
縁膜は該多結晶シリコン層の表面を熱酸化して得られた
熱酸化膜であり、該熱酸化により多結晶シリコン層の表
面に形成された微小な凹凸は改善される。従って、凹凸
構造に起因した電界集中を低減できるため、より破壊耐
量が向上する。 【００１２】 【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。図１、図２及び図３は本発明の第１実
施例を示す図であり、図１(a) 〜(g) は第１実施例を製
造工程順に説明するための断面図であり、図２は第１実
施例による半導体装置の平面図、図３はその電気回路図
である。この第１実施例による半導体装置の製造方法を
説明すると、まず、図１(a) に示すように、例えばシリ
コンの単結晶でなる半導体基板１の主表面上に１０５０
℃、wet ＨＣｌの条件にて１μｍ程度の熱酸化膜による
絶縁膜２を全面にわたり形成する。そして、同図(b) に
示すように、この絶縁膜２上に、ノンドーピングの多結
晶シリコンを例えばＣＶＤ法により約６００℃の条件に
て約４０００Åの厚さで堆積させ、引き続き、ホトエッ
チングによりこの多結晶シリコンをパターンニングし、
リアクティブイオンエッチング（ＲＩＥ）等のドライエ
ッチング法でエッチングして多結晶シリコンにより１つ
の島３を形成する。尚、この時の多結晶シリコンの島３
の表面は、多結晶シリコンの堆積時における多結晶シリ
コン自体の堆積状態のバラツキ、あるいはＲＩＥ（反応
性イオンエッチング）工程による影響を受けて凹凸形状
となっている。 【００１３】次に、同図(c) に示すように、多結晶シリ
コンの島３の表面に、９００〜１２００℃の望ましくは
１０５０℃程度の温度、ＤｒｙＯ2 ガス雰囲気中にて熱
酸化を行い、６００〜７００Åの厚みの熱酸化膜４を形
成する。この時、熱酸化膜４は多結晶シリコンの島３の
表面の凹凸形状を継承しているが、熱酸化後の多結晶シ
リコンの島３ａの表面はほぼ平滑化される。 【００１４】次に、同図(d) に示すように、この熱酸化
膜４をウェットエッチングにより除去した後、再び同図
(e) に示すように、５００〜７００Åの厚みの熱酸化膜
５を形成する。この時の熱酸化条件は、例えば１０００
℃程度の温度にてＤｒｙＯ2ガス雰囲気中にて約５０
分、引き続きＮ2 ガス雰囲気中にて約２０分で行われ
る。ここで、熱酸化膜５は前の工程にてその表面をほぼ
平滑化した多結晶シリコンの島３に形成されるものであ
るから、この熱酸化膜５の表面もほぼ平滑な状態となっ
ている。次に、例えば１１７０℃程度、Ｎ2 等の不活性
ガス雰囲気中にて１７０分の高温アニールを行い、多結
晶シリコンの膜質を改善する。この高温アニールは、図
１１に示すグラフからわかるように１１００℃以上の温
度、且つ１５分以上の時間にて行うと不対電子密度を小
さくでき、微小欠陥を低減できるので、良質の多結晶シ
リコンを得ることができる。 【００１５】次に、レジスト塗布、露光処理、レジスト
の選択的除去、及びイオン注入という一連の工程をそれ
ぞれ行い、図１(f) に示すように、多結晶シリコンの島
３内にＰ+ 領域３ａ及びｎ+ 領域３ｂを形成する。尚、
Ｐ+ 領域３ａを形成する時はボロン等のＰ型不純物を４
０ＫｅＶ、８×１０14doseにてイオン注入し、ｎ+ 領域
３ｂを形成する時はリン等のｎ型不純物を１００Ｋｅ
Ｖ、５×１０15doseにてイオン注入する。又、Ｐ+ 領域
３ａ、ｎ+ 領域３ｂの各領域は図２に示すように、縦長
の方形状にて形成し、Ｐ+ 領域３ａ、及びｎ+ 領域３ｂ
が交互に隣接される状態で形成されるようにする。すな
わち、複数のＰ−Ｎ接合が上記島３の１つの辺からこれ
に対向する他の辺に向けてほぼ等間隔で形成されるよう
になっているものであり、上記各Ｐ−Ｎ接合は多結晶シ
リコンの島３の辺部分でそれぞれ終端されるようになっ
ている。 【００１６】次に、１０００〜１１００℃、２０分以
上、Ｎ2 等の不活性ガス雰囲気中にて熱処理し、多結晶
シリコン内に注入された不純物のドライブインを行うと
同時に、Ｐ+ 領域３ａの内のボロンの吸出しを行う。な
お、このボロンの吸出しはボロンとリンの偏折係数の差
を利用するものであり、これにより表面濃度が低下する
ので耐圧が上がる。 【００１７】次に、図１(g) に示すように、多結晶シリ
コンの島３上の熱酸化膜５上には、ＢＰＳＧを約７００
０Å堆積し、層間絶縁層６を形成すると共に、この層間
絶縁層６に開口部を形成して、上記島３の両端に位置す
るＰ+ 領域３ａ及びｎ+ 領域３ｂにそれぞれＡｌ−Ｓｉ
による電極７ａおよび７ｂを形成する。また、それぞれ
Ｐ+ 領域３ａとｎ+ 領域３ｂのペアによって形成される
複数のＰ−Ｎ接合を順次接続するようにして、電極７ｃ
が形成されるようにしている。 【００１８】このようにして形成される半導体装置は、
図３に示すようにダイオードが配線されるものであり、
図中矢印方向に順方向を設定するものである。そこで、
この第１実施例によると、複数のＰ−Ｎ接合のそれぞれ
の長さは、多結晶シリコンの島３の幅によって等しい状
態に設定される。したがって、図８、図９及び図１０に
示した従来の構成のように余分に長く設計される部分が
なくなり、面積効率が良くなるので高集積化が可能とな
る。尚、この第１実施例のＰ−Ｎ接合長と上記従来の装
置における最も内側のＰ−Ｎ接合長とが等しくなるよう
に設計した場合、第１実施例は１／３程度にまで素子面
積を小さくできる。 【００１９】又、第１実施例によると、複数のＰ−Ｎ接
合は島３の１つの辺からこれに対向する他の辺に向けて
ほぼ等間隔で形成され、島３の辺部分でそれぞれ終端さ
れるようになっており、従来のように角部が存在しない
ことから電流は集中することなく均一に流れ、破壊耐量
は向上する。図１２はＰ−Ｎ接合長と破壊電流との関係
を表す特性図であり、特性Ａは図１３の模式的平面図の
(a) に示すように本発明の技術思想を用いたダイオード
（以下、「サンプルＡ」という）の形状における特性
で、特性Ｂは図１３(b) に示すように、従来のようにｎ
+ 領域の内側にＰ+ 領域を形成したダイオード（以下、
「サンプルＢ」という）の特性、特性Ｃは参考として図
１３(c) に示すように、従来の形状を変形してさらに角
部が多くなるように形成したダイオード（以下、「サン
プルＣ」という）の特性である。これらの特性から破壊
電流密度（＝破壊電流／Ｐ−Ｎ接合長）を求めると、特
性Ａは１．６４ｍＡ／μｍ、特性Ｂは０．８８ｍＡ／μ
ｍ、特性Ｃは０．６１ｍＡ／μｍであり、角部が多い程
密度は小さくなっており、又、サンプルＡは最も密度が
高いことから、所望とする破壊電流を同一に設定しよう
とする場合、Ｐ−Ｎ接合長を最も短くできるので、より
面積を小さくできる。尚、サンプルＡの密度が最も高く
なる理由は、上述したように電流が均一に流れることに
起因すると考えられる。 【００２０】図１４(a) 及び(b) は、同図(c) の電気回
路図に示すようにダイオードをセットして逆バイアスを
印加した場合における電圧−電流特性を表しており、同
図(a) が図１３(a) によるサンプルＡの特性、同図(b)
が図１３(b) によるサンプルＢの特性をそれぞれ示して
いる。そして、それぞれのブレークダウン電圧はサンプ
ルＡでは６．０４Ｖで、サンプルＢでは５．９７Ｖとな
っており、本発明によると耐圧を高く設定できる。この
図１４で特に注目すべき点は同図(b) 中矢印が示す特性
の折れ曲がりであり、この折れ曲がりはＰ+ 領域の角部
におけるブレークダウンと、直線部分におけるブレーク
ダウンとの２回のブレークダウンが起きており、角部に
おけるブレークダウン電圧の方が小さいことからこのよ
うな特性になるものと推察できる。 【００２１】図１５は耐圧の変動量ΔＶｚを示す図であ
り、図１６に示すような電気回路にダイオードをセット
し、１５０℃にて１ｍＡの電流を３時間流した結果によ
るものである。各プロットは図１３（ａ）〜（ｃ）によ
るサンプルＡ，Ｂ，Ｃをそれぞれ表している。この図１
５からわかるように、サンプルＡによると、耐圧の変動
量ΔＶｚを効果的に小さくすることができ、本発明によ
るダイオードを例えばツェナーダイオードとして使用し
た場合、特性の安定した良好な素子を提供できる。 【００２２】以上、本発明による効果を実験データを用
いて説明したが、上記第１実施例の製造工程において
は、より破壊耐量を向上させるために以下の配慮が成さ
れている。まず多結晶シリコンの島３の表面に熱酸化膜
を形成する際に、所定の条件にて一度熱酸化膜４を形成
した後、それを除去して再び熱酸化膜５を形成してお
り、それにより多結晶シリコンの島３の表面および熱酸
化膜５の表面をほぼ平滑な状態にしているので、凹凸形
状による電界の集中を低減することができ、又、多結晶
シリコンの島３の表面を清浄できるので、それらに起因
するリーク電流を少なくすることができる。 【００２３】又、多結晶シリコン内に注入された不純物
のドライブインを行うと同時に、Ｐ+ 領域３ａ内のボロ
ンの吸出しを行っており、その際に島３の辺でＰ−Ｎ接
合が終端する部分においては、島３の上面および側面の
二面からボロンが吸出されることとなるので、その部分
の表面濃度はより低下し、耐圧が上がるので、この終端
部分における破壊耐量の劣化を低減することができる。
尚、この終端部分における破壊耐量は、島３上に形成さ
れる各電極７ａ，７ｂ，７ｃと終端部分までの距離も影
響しており、各電極７ａ，７ｂ，７ｃが図２に示すよう
に形成される場合、終端部分までの距離が他の部分まで
の距離よりも長くなるように設定されているので、その
分抵抗が大きくなりリーク電流が流れるのを抑制してい
る。 【００２４】尚、上記第１実施例においては絶縁膜２上
に多結晶シリコンによるダイオードのみを形成した半導
体装置について説明したが、絶縁膜２上に他の半導体素
子を形成してもよく、又、図４に示すように半導体基板
内に他の半導体素子を形成してもよい。図４はその一例
としてｎ型の半導体基板１ａを用い、パワーＭＯＳを形
成したものを示しており、半導体基板内１ａ内にＰ型拡
散層８及びｎ+ 型拡散層９を公知の技術により形成した
のち、絶縁膜２を介してゲートとなる多結晶シリコン３
ｃを選択的に形成し、前述の各工程と同様にして層間絶
縁膜６及び電極７ｄを順次形成してパワーＭＯＳを構成
する。 【００２５】次に、図５、図６及び図７を用いて本発明
の第２実施例を説明する。図５は、第２実施例による半
導体素子の断面図、図６はその平面図、図７はその電気
回路図である。この第２実施例は上記第１実施例におけ
る電極７ｃをなくしたものであり、又、多結晶シリコン
の島３の最も外側の領域は両領域ともｎ+ 領域３ｂとな
るように選択的にイオン注入して形成される。尚、上記
第１実施例における工程とほとんどが同様の工程にて形
成されるので各構成には同一符号を付してその説明は省
略する。そして、このように構成すれば図７に示すよう
に複数のダイオードを双逆方向Ｐ−Ｎ接合を接続した状
態となるので、ツェナーダイオードとしての使用が可能
となる。 【００２６】以上、本発明を上記第１及び第２実施例を
用いて説明したが、本発明はこれらに限定されることな
く、その主旨を逸脱しないかぎり種々変形可能であり、
例えば絶縁膜２上に形成されるＰ−Ｎ接合の数は複数で
なくてもよく、少なくとも１つのＰ−Ｎ接合があればよ
い。又、多結晶シリコンによる２つ以上の島にそれぞれ
Ｐ−Ｎ接合を構成するようにしてもよい。
面に形成された絶縁膜上に、Ｐ−Ｎ接合を形成するよう
にした半導体装置に関する。 【０００２】 【従来の技術】例えば特開昭５８−１５１０５１号公報
及び特開昭５７−１４１９６２号公報等に示されるよう
に、半導体基板上に絶縁膜を形成し、この絶縁膜上にＰ
−Ｎ接合を形成するようにした半導体装置が知られてい
る。このような半導体装置は、寄生動作が存在しないも
のであるため、Ｐ−Ｎ接合により構成される素子を、容
易に複数個直列に接続することができるようになるもの
であり、その応用できる範囲が大きいものである。例え
ばＰ−Ｎ接合により構成されるダイオードを、複数個直
列接続した状態で構成できるものであり、これらダイオ
ードの順方向電圧の温度特性を利用して、温度検出素子
を容易に構成することができる。 【０００３】ダイオードを複数個直列接続した状態で構
成した半導体素子の具体例を図８、図９及び図１０に示
す。図８はその断面図、図９はその平面図、図１０はそ
の電気回路図である。図において、１００は半導体基板
であり、その主表面上は絶縁膜１０１が形成される。そ
して、この絶縁膜１０１上の所定領域には多結晶シリコ
ンによる島１０２が形成され、この多結晶シリコン内に
リン、あるいはボロンをイオン注入することにより、そ
れぞれｎ+ 領域１０２ａ、Ｐ+ 領域１０２ｂを形成し、
そのｎ+ 領域１０２ａ及びＰ+ 領域１０２ｂが相互に隣
接される状態で形成されるようにして、複数のＰ−Ｎ接
合に同心円状に形成している。 【０００４】そして、この多結晶シリコンの島１０２の
表面を酸化膜１０３、表面保護膜１０４で順次覆った
後、開口部を形成して、同心円の中心に配置するｎ+ 領
域１０２ａと最も外側に配置するｎ+ 領域１０２ａにそ
れぞれ電極１０５ａおよび１０５ｂを形成することによ
り半導体装置を構成している。 【０００５】 【発明が解決しようとする課題】しかしながら、このよ
うに構成される従来の半導体装置にあっては、Ｐ−Ｎ接
合の電流容量は、Ｐ−Ｎ接合の単位長さ当りの電流密度
で決定されるものであり、したがって、最も接合長の短
い内側のＰ−Ｎ接合長さによってこの半導体装置の電流
容量が決まることになるので、充分な電流容量を得よう
とする場合には、最も接合長の短い内側のＰ−Ｎ接合長
を長くする必要があり、それにつれて外側のＰ−Ｎ接合
長ほどその長さが長くなり、この長く設計される部分に
よってＰ−Ｎ接合半導体素子部分それぞれの占有面積が
大きくなり、設計上の面積効率が悪くなる。又、このよ
うな構成ではｎ+ 領域１０２ａ（あるいはＰ+ 領域１０
２ｂ）の内側に反対導電型の領域であるＰ+ 領域１０２
ｂ（あるいはｎ+ 領域）が形成されることとなり、その
形状に角部を有することからその角部において電流が集
中してしまい、破壊耐量が低下してしまう。 【０００６】そこで、図１、図２あるいは図５、図６に
示されるような多結晶シリコンからなるラテラル構造の
ダイオードが考えられる。これは、どのダイオードにお
いてもＰ−Ｎ接合面積をほぼ同一にすることができるた
め、従来のダイオードに比べ、面積効率が良くなるので
高集積化が可能となる。また、従来のダイオードのよう
な角部を無くすことができるため、電界集中部分を低減
でき、破壊耐量を向上させることができることが考えら
れる。 【０００７】そして、さらに破壊耐量を向上させる要求
がある。そこで本発明は、電極構造に着目して、より破
壊耐量の向上する半導体装置を提供することを目的とし
ている。 【０００８】 【問題点を解決するための手段】上記の目的を達成する
ために本願の半導体装置は、基板と、該基板上に第１の
絶縁膜を介して形成され、その周辺部に互いに相対する
第１の側面および第２の側面を有する多結晶シリコン層
と、この多結晶シリコン層内に形成され、前記多結晶シ
リコン層の前記第１の側面から前記第２の側面へ直線状
に延びるとともに、前記多結晶シリコン層の前記第１の
側面および前記第２の側面にて終端する少なくとも１つ
のＰ−Ｎ接合と、前記多結晶シリコン層の表面に形成さ
れた第２の絶縁膜の開口部を介して、前記多結晶シリコ
ン層の上面に接触するとともに、前記Ｐ−Ｎ接合をバイ
アスする１対の電極とを有し、前記第２の絶縁膜は前記
多結晶シリコン層の表面を熱酸化して得られた熱酸化膜
であり、前記多結晶シリコン層の表面濃度は、前記Ｐ−
Ｎ接合の終端する前記第１の側面および前記第２の側面
近傍において、前記多結晶シリコン層の前記上面より低
くされており、前記電極は、前記Ｐ−Ｎ接合の前記第１
の側面および前記第２の側面への終端部分までの距離が
他のＰ−Ｎ接合部分までの距離よりも長くなるように、
前記多結晶シリコン層の上面に接触していることを特徴
としている。 【０００９】 【発明の作用・効果】本発明によると方形状に延びるＰ
領域およびＮ領域を隣接される状態で形成し、前記多結
晶シリコン層の周辺部で互いに相対する切断面を有する
ように切断され、かつ一方の切断面から他方の切断面へ
直線状に延び多結晶シリコン層の周辺部で切断されるよ
うにした少なくとも１つのＰ−Ｎ接合が形成されるよう
にしているから、面積効率が向上し高集積化が可能とな
り、且つ、破壊耐量を向上させることができる。 【００１０】さらに、本発明においては、多結晶シリコ
ン層上に形成される１対の電極の形状もＰ−Ｎ接合の終
端部分までの距離が他のＰ−Ｎ接合部分までの距離より
も長くなるように設定されているので、その分抵抗が大
きくなりリーク電流の発生しやすいＰ−Ｎ接合終端部分
からのリーク電流を抑制することができるため、より破
壊耐量を向上させることができるという優れた効果があ
る。また、多結晶シリコン層の表面濃度がＰ−Ｎ接合の
終端部分の近傍においてより低くされているため、この
部分での耐圧が向上され、終端部分における破壊耐量の
低下を防止することができるという優れた効果がある。 【００１１】そして、多結晶シリコン層の表面を覆う絶
縁膜は該多結晶シリコン層の表面を熱酸化して得られた
熱酸化膜であり、該熱酸化により多結晶シリコン層の表
面に形成された微小な凹凸は改善される。従って、凹凸
構造に起因した電界集中を低減できるため、より破壊耐
量が向上する。 【００１２】 【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。図１、図２及び図３は本発明の第１実
施例を示す図であり、図１(a) 〜(g) は第１実施例を製
造工程順に説明するための断面図であり、図２は第１実
施例による半導体装置の平面図、図３はその電気回路図
である。この第１実施例による半導体装置の製造方法を
説明すると、まず、図１(a) に示すように、例えばシリ
コンの単結晶でなる半導体基板１の主表面上に１０５０
℃、wet ＨＣｌの条件にて１μｍ程度の熱酸化膜による
絶縁膜２を全面にわたり形成する。そして、同図(b) に
示すように、この絶縁膜２上に、ノンドーピングの多結
晶シリコンを例えばＣＶＤ法により約６００℃の条件に
て約４０００Åの厚さで堆積させ、引き続き、ホトエッ
チングによりこの多結晶シリコンをパターンニングし、
リアクティブイオンエッチング（ＲＩＥ）等のドライエ
ッチング法でエッチングして多結晶シリコンにより１つ
の島３を形成する。尚、この時の多結晶シリコンの島３
の表面は、多結晶シリコンの堆積時における多結晶シリ
コン自体の堆積状態のバラツキ、あるいはＲＩＥ（反応
性イオンエッチング）工程による影響を受けて凹凸形状
となっている。 【００１３】次に、同図(c) に示すように、多結晶シリ
コンの島３の表面に、９００〜１２００℃の望ましくは
１０５０℃程度の温度、ＤｒｙＯ2 ガス雰囲気中にて熱
酸化を行い、６００〜７００Åの厚みの熱酸化膜４を形
成する。この時、熱酸化膜４は多結晶シリコンの島３の
表面の凹凸形状を継承しているが、熱酸化後の多結晶シ
リコンの島３ａの表面はほぼ平滑化される。 【００１４】次に、同図(d) に示すように、この熱酸化
膜４をウェットエッチングにより除去した後、再び同図
(e) に示すように、５００〜７００Åの厚みの熱酸化膜
５を形成する。この時の熱酸化条件は、例えば１０００
℃程度の温度にてＤｒｙＯ2ガス雰囲気中にて約５０
分、引き続きＮ2 ガス雰囲気中にて約２０分で行われ
る。ここで、熱酸化膜５は前の工程にてその表面をほぼ
平滑化した多結晶シリコンの島３に形成されるものであ
るから、この熱酸化膜５の表面もほぼ平滑な状態となっ
ている。次に、例えば１１７０℃程度、Ｎ2 等の不活性
ガス雰囲気中にて１７０分の高温アニールを行い、多結
晶シリコンの膜質を改善する。この高温アニールは、図
１１に示すグラフからわかるように１１００℃以上の温
度、且つ１５分以上の時間にて行うと不対電子密度を小
さくでき、微小欠陥を低減できるので、良質の多結晶シ
リコンを得ることができる。 【００１５】次に、レジスト塗布、露光処理、レジスト
の選択的除去、及びイオン注入という一連の工程をそれ
ぞれ行い、図１(f) に示すように、多結晶シリコンの島
３内にＰ+ 領域３ａ及びｎ+ 領域３ｂを形成する。尚、
Ｐ+ 領域３ａを形成する時はボロン等のＰ型不純物を４
０ＫｅＶ、８×１０14doseにてイオン注入し、ｎ+ 領域
３ｂを形成する時はリン等のｎ型不純物を１００Ｋｅ
Ｖ、５×１０15doseにてイオン注入する。又、Ｐ+ 領域
３ａ、ｎ+ 領域３ｂの各領域は図２に示すように、縦長
の方形状にて形成し、Ｐ+ 領域３ａ、及びｎ+ 領域３ｂ
が交互に隣接される状態で形成されるようにする。すな
わち、複数のＰ−Ｎ接合が上記島３の１つの辺からこれ
に対向する他の辺に向けてほぼ等間隔で形成されるよう
になっているものであり、上記各Ｐ−Ｎ接合は多結晶シ
リコンの島３の辺部分でそれぞれ終端されるようになっ
ている。 【００１６】次に、１０００〜１１００℃、２０分以
上、Ｎ2 等の不活性ガス雰囲気中にて熱処理し、多結晶
シリコン内に注入された不純物のドライブインを行うと
同時に、Ｐ+ 領域３ａの内のボロンの吸出しを行う。な
お、このボロンの吸出しはボロンとリンの偏折係数の差
を利用するものであり、これにより表面濃度が低下する
ので耐圧が上がる。 【００１７】次に、図１(g) に示すように、多結晶シリ
コンの島３上の熱酸化膜５上には、ＢＰＳＧを約７００
０Å堆積し、層間絶縁層６を形成すると共に、この層間
絶縁層６に開口部を形成して、上記島３の両端に位置す
るＰ+ 領域３ａ及びｎ+ 領域３ｂにそれぞれＡｌ−Ｓｉ
による電極７ａおよび７ｂを形成する。また、それぞれ
Ｐ+ 領域３ａとｎ+ 領域３ｂのペアによって形成される
複数のＰ−Ｎ接合を順次接続するようにして、電極７ｃ
が形成されるようにしている。 【００１８】このようにして形成される半導体装置は、
図３に示すようにダイオードが配線されるものであり、
図中矢印方向に順方向を設定するものである。そこで、
この第１実施例によると、複数のＰ−Ｎ接合のそれぞれ
の長さは、多結晶シリコンの島３の幅によって等しい状
態に設定される。したがって、図８、図９及び図１０に
示した従来の構成のように余分に長く設計される部分が
なくなり、面積効率が良くなるので高集積化が可能とな
る。尚、この第１実施例のＰ−Ｎ接合長と上記従来の装
置における最も内側のＰ−Ｎ接合長とが等しくなるよう
に設計した場合、第１実施例は１／３程度にまで素子面
積を小さくできる。 【００１９】又、第１実施例によると、複数のＰ−Ｎ接
合は島３の１つの辺からこれに対向する他の辺に向けて
ほぼ等間隔で形成され、島３の辺部分でそれぞれ終端さ
れるようになっており、従来のように角部が存在しない
ことから電流は集中することなく均一に流れ、破壊耐量
は向上する。図１２はＰ−Ｎ接合長と破壊電流との関係
を表す特性図であり、特性Ａは図１３の模式的平面図の
(a) に示すように本発明の技術思想を用いたダイオード
（以下、「サンプルＡ」という）の形状における特性
で、特性Ｂは図１３(b) に示すように、従来のようにｎ
+ 領域の内側にＰ+ 領域を形成したダイオード（以下、
「サンプルＢ」という）の特性、特性Ｃは参考として図
１３(c) に示すように、従来の形状を変形してさらに角
部が多くなるように形成したダイオード（以下、「サン
プルＣ」という）の特性である。これらの特性から破壊
電流密度（＝破壊電流／Ｐ−Ｎ接合長）を求めると、特
性Ａは１．６４ｍＡ／μｍ、特性Ｂは０．８８ｍＡ／μ
ｍ、特性Ｃは０．６１ｍＡ／μｍであり、角部が多い程
密度は小さくなっており、又、サンプルＡは最も密度が
高いことから、所望とする破壊電流を同一に設定しよう
とする場合、Ｐ−Ｎ接合長を最も短くできるので、より
面積を小さくできる。尚、サンプルＡの密度が最も高く
なる理由は、上述したように電流が均一に流れることに
起因すると考えられる。 【００２０】図１４(a) 及び(b) は、同図(c) の電気回
路図に示すようにダイオードをセットして逆バイアスを
印加した場合における電圧−電流特性を表しており、同
図(a) が図１３(a) によるサンプルＡの特性、同図(b)
が図１３(b) によるサンプルＢの特性をそれぞれ示して
いる。そして、それぞれのブレークダウン電圧はサンプ
ルＡでは６．０４Ｖで、サンプルＢでは５．９７Ｖとな
っており、本発明によると耐圧を高く設定できる。この
図１４で特に注目すべき点は同図(b) 中矢印が示す特性
の折れ曲がりであり、この折れ曲がりはＰ+ 領域の角部
におけるブレークダウンと、直線部分におけるブレーク
ダウンとの２回のブレークダウンが起きており、角部に
おけるブレークダウン電圧の方が小さいことからこのよ
うな特性になるものと推察できる。 【００２１】図１５は耐圧の変動量ΔＶｚを示す図であ
り、図１６に示すような電気回路にダイオードをセット
し、１５０℃にて１ｍＡの電流を３時間流した結果によ
るものである。各プロットは図１３（ａ）〜（ｃ）によ
るサンプルＡ，Ｂ，Ｃをそれぞれ表している。この図１
５からわかるように、サンプルＡによると、耐圧の変動
量ΔＶｚを効果的に小さくすることができ、本発明によ
るダイオードを例えばツェナーダイオードとして使用し
た場合、特性の安定した良好な素子を提供できる。 【００２２】以上、本発明による効果を実験データを用
いて説明したが、上記第１実施例の製造工程において
は、より破壊耐量を向上させるために以下の配慮が成さ
れている。まず多結晶シリコンの島３の表面に熱酸化膜
を形成する際に、所定の条件にて一度熱酸化膜４を形成
した後、それを除去して再び熱酸化膜５を形成してお
り、それにより多結晶シリコンの島３の表面および熱酸
化膜５の表面をほぼ平滑な状態にしているので、凹凸形
状による電界の集中を低減することができ、又、多結晶
シリコンの島３の表面を清浄できるので、それらに起因
するリーク電流を少なくすることができる。 【００２３】又、多結晶シリコン内に注入された不純物
のドライブインを行うと同時に、Ｐ+ 領域３ａ内のボロ
ンの吸出しを行っており、その際に島３の辺でＰ−Ｎ接
合が終端する部分においては、島３の上面および側面の
二面からボロンが吸出されることとなるので、その部分
の表面濃度はより低下し、耐圧が上がるので、この終端
部分における破壊耐量の劣化を低減することができる。
尚、この終端部分における破壊耐量は、島３上に形成さ
れる各電極７ａ，７ｂ，７ｃと終端部分までの距離も影
響しており、各電極７ａ，７ｂ，７ｃが図２に示すよう
に形成される場合、終端部分までの距離が他の部分まで
の距離よりも長くなるように設定されているので、その
分抵抗が大きくなりリーク電流が流れるのを抑制してい
る。 【００２４】尚、上記第１実施例においては絶縁膜２上
に多結晶シリコンによるダイオードのみを形成した半導
体装置について説明したが、絶縁膜２上に他の半導体素
子を形成してもよく、又、図４に示すように半導体基板
内に他の半導体素子を形成してもよい。図４はその一例
としてｎ型の半導体基板１ａを用い、パワーＭＯＳを形
成したものを示しており、半導体基板内１ａ内にＰ型拡
散層８及びｎ+ 型拡散層９を公知の技術により形成した
のち、絶縁膜２を介してゲートとなる多結晶シリコン３
ｃを選択的に形成し、前述の各工程と同様にして層間絶
縁膜６及び電極７ｄを順次形成してパワーＭＯＳを構成
する。 【００２５】次に、図５、図６及び図７を用いて本発明
の第２実施例を説明する。図５は、第２実施例による半
導体素子の断面図、図６はその平面図、図７はその電気
回路図である。この第２実施例は上記第１実施例におけ
る電極７ｃをなくしたものであり、又、多結晶シリコン
の島３の最も外側の領域は両領域ともｎ+ 領域３ｂとな
るように選択的にイオン注入して形成される。尚、上記
第１実施例における工程とほとんどが同様の工程にて形
成されるので各構成には同一符号を付してその説明は省
略する。そして、このように構成すれば図７に示すよう
に複数のダイオードを双逆方向Ｐ−Ｎ接合を接続した状
態となるので、ツェナーダイオードとしての使用が可能
となる。 【００２６】以上、本発明を上記第１及び第２実施例を
用いて説明したが、本発明はこれらに限定されることな
く、その主旨を逸脱しないかぎり種々変形可能であり、
例えば絶縁膜２上に形成されるＰ−Ｎ接合の数は複数で
なくてもよく、少なくとも１つのＰ−Ｎ接合があればよ
い。又、多結晶シリコンによる２つ以上の島にそれぞれ
Ｐ−Ｎ接合を構成するようにしてもよい。
【図面の簡単な説明】
【図１】（ａ）〜（ｇ）は本発明の第１実施例を製造工
程順に説明するための断面図である。 【図２】第１実施例による半導体装置の平面図である。 【図３】第１実施例による半導体装置の電気回路図であ
る。 【図４】第１実施例による半導体装置の変形を表す断面
図である。 【図５】本発明の第２実施例による半導体装置の断面図
である。 【図６】第２実施例による半導体装置の平面図である。 【図７】第２実施例による半導体装置の電気回路図であ
る。 【図８】従来の半導体装置の断面図である。 【図９】従来の半導体装置の平面図である。 【図１０】従来の半導体装置の電気回路図である。 【図１１】アニール時間及び温度と不対電子密度との関
係を示すグラフである。 【図１２】Ｐ−Ｎ接合長と破壊電流との関係を示すグラ
フである。 【図１３】（ａ）〜（ｃ）は各ダイオードの形状を表す
模式的平面図である。 【図１４】（ａ），（ｂ）はそれぞれ図１３（ａ），
（ｂ）におけるダイオードの電圧−電流特性を表す特性
図である。 （ｃ）は図１４（ａ），（ｂ）における測定状態を示す
電気回路図である。 【図１５】図１３（ａ）〜（ｃ）におけるダイオードの
耐圧の変動量を示す図である。 【図１６】図１５における測定状態を示す電気回路図で
ある。 【符号の説明】 １ 半導体基板 ２ 絶縁膜 ３ 島 ３ａ Ｐ+ 領域 ３ｂ ｎ+ 領域 ４ 熱酸化膜 ５ 熱酸化膜 ７ａ 電極 ７ｂ 電極 ７ｃ 電極
程順に説明するための断面図である。 【図２】第１実施例による半導体装置の平面図である。 【図３】第１実施例による半導体装置の電気回路図であ
る。 【図４】第１実施例による半導体装置の変形を表す断面
図である。 【図５】本発明の第２実施例による半導体装置の断面図
である。 【図６】第２実施例による半導体装置の平面図である。 【図７】第２実施例による半導体装置の電気回路図であ
る。 【図８】従来の半導体装置の断面図である。 【図９】従来の半導体装置の平面図である。 【図１０】従来の半導体装置の電気回路図である。 【図１１】アニール時間及び温度と不対電子密度との関
係を示すグラフである。 【図１２】Ｐ−Ｎ接合長と破壊電流との関係を示すグラ
フである。 【図１３】（ａ）〜（ｃ）は各ダイオードの形状を表す
模式的平面図である。 【図１４】（ａ），（ｂ）はそれぞれ図１３（ａ），
（ｂ）におけるダイオードの電圧−電流特性を表す特性
図である。 （ｃ）は図１４（ａ），（ｂ）における測定状態を示す
電気回路図である。 【図１５】図１３（ａ）〜（ｃ）におけるダイオードの
耐圧の変動量を示す図である。 【図１６】図１５における測定状態を示す電気回路図で
ある。 【符号の説明】 １ 半導体基板 ２ 絶縁膜 ３ 島 ３ａ Ｐ+ 領域 ３ｂ ｎ+ 領域 ４ 熱酸化膜 ５ 熱酸化膜 ７ａ 電極 ７ｂ 電極 ７ｃ 電極
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フロントページの続き
(51)Int.Cl.6 識別記号 ＦＩ
Ｈ０１Ｌ 29/91 Ｅ
(56)参考文献 特開 昭57−153463（ＪＰ，Ａ)
特開 昭58−173830（ＪＰ，Ａ)
特開 昭48−37084（ＪＰ，Ａ)
特開 昭50−134774（ＪＰ，Ａ)
特公 昭48−38068（ＪＰ，Ｂ１)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 21/223
H01L 21/265
H01L 29/861
Claims (1)
- (57)【特許請求の範囲】 （１）基板と、 該基板上に第１の絶縁膜を介して形成され、その周辺部
に互いに相対する第１の側面および第２の側面を有する
多結晶シリコン層と、 この多結晶シリコン層内に形成され、前記多結晶シリコ
ン層の前記第１の側面から前記第２の側面へ直線状に延
びるとともに、前記多結晶シリコン層の前記第１の側面
および前記第２の側面にて終端する少なくとも１つのＰ
−Ｎ接合と、 前記多結晶シリコン層の表面に形成された第２の絶縁膜
の開口部を介して、前記多結晶シリコン層の上面に接触
するとともに、前記Ｐ−Ｎ接合をバイアスする１対の電
極とを有し、前記第２の絶縁膜は前記多結晶シリコン層の表面を熱酸
化して得られた熱酸化膜であり、 前記多結晶シリコン層の表面濃度は、前記Ｐ−Ｎ接合の
終端する前記第１の側面および前記第２の側面近傍にお
いて、前記多結晶シリコン層の前記上面より低くされて
おり、 前記電極は、前記Ｐ−Ｎ接合の前記第１の側面および前
記第２の側面への終端部分までの距離が他のＰ−Ｎ接合
部分までの距離よりも長くなるように、前記多結晶シリ
コン層の上面に接触していることを特徴とする半導体装
置。 （２）前記多結晶シリコン層はほぼ平滑化された表面を
有するものである特許請求の範囲第１項記載の半導体装
置。（３） 互いに平行な前記Ｐ−Ｎ接合が前記多結晶シリコ
ン層内に複数形成されるように、方形状のＰ領域および
Ｎ領域が交互に前記多結晶シリコン層内に配置され、 前記１対の電極は、前記多結晶シリコン層の前記第１お
よび第２の側面以外の最も外側の領域に各々配置されて
いる特許請求の範囲第１項もしくは第２項に記載の半導
体装置。（４） 前記複数のＰ−Ｎ接合は、前記１対の電極間にお
いて順方向となる第１のＰ−Ｎ接合を形成するとともに
逆方向となる第２のＰ−Ｎ接合を形成しており、 前記第１のＰ−Ｎ接合及び前記第２のＰ−Ｎ接合のうち
の一方のＰ−Ｎ接合を短絡するように、前記多結晶シリ
コン層の表面に形成された前記第２の絶縁膜の開口部を
介して前記多結晶シリコン層の上面に接触する短絡電極
が配置されており、 前記短絡電極は、前記第１のＰ−Ｎ接合及び前記第２の
Ｐ−Ｎ接合のうちの他方のＰ−Ｎ接合の前記第１の側面
および前記第２の側面への終端部分までの距離が該他方
のＰ−Ｎ接合の他のＰ−Ｎ接合部分までの距離よりも長
くなるように、前記多結晶シリコン層の上面に接触して
いる特許請求の範囲第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6077304A JP2768265B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6077304A JP2768265B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235820A Division JP2649359B2 (ja) | 1986-10-08 | 1987-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750304A JPH0750304A (ja) | 1995-02-21 |
| JP2768265B2 true JP2768265B2 (ja) | 1998-06-25 |
Family
ID=13630177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6077304A Expired - Lifetime JP2768265B2 (ja) | 1994-04-15 | 1994-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768265B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2789226B1 (fr) * | 1999-01-29 | 2002-06-14 | Commissariat Energie Atomique | Dispositif de protection contre les decharges electrostatiques pour composants microelectroniques sur substrat du type soi |
| JP5394141B2 (ja) * | 2009-06-24 | 2014-01-22 | 株式会社東芝 | 半導体装置 |
| DE112011100099T5 (de) * | 2010-01-29 | 2012-10-04 | Fuji Electric Co., Ltd | Halbleiterbauelement |
| WO2016117056A1 (ja) * | 2015-01-21 | 2016-07-28 | 新電元工業株式会社 | 半導体装置、および半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3728591A (en) * | 1971-09-03 | 1973-04-17 | Rca Corp | Gate protective device for insulated gate field-effect transistors |
| JPS5031433B2 (ja) * | 1971-09-16 | 1975-10-11 | ||
| JPS4938068A (ja) * | 1972-08-25 | 1974-04-09 | ||
| JPS50134774A (ja) * | 1974-04-15 | 1975-10-25 | ||
| JPS57153463A (en) * | 1981-02-27 | 1982-09-22 | Westinghouse Electric Corp | Overvoltage protecting device |
| JPS58173830A (ja) * | 1982-04-05 | 1983-10-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1994
- 1994-04-15 JP JP6077304A patent/JP2768265B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750304A (ja) | 1995-02-21 |
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|---|---|---|---|
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