KR0149344B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법

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Abstract

본 발명은 반도체장치의 제조공정을 완료후, 정전압이 요구되는 회로에서 원하는 정전압을 얻기 위하여 보호막 상에 금속을 용융시킬때 유발되는 용융불량을 방지할 수 있는 반도체장치에 관한 것으로, P형 실리콘기판에 고농도의 N형 매몰층과 저농도의 N형 에피층이 적층되어 구성된 반도체기판과, 소자분리영역, 콜렉터 직렬저항을 줄이기 위하여 상기 매몰층에 맞닿은 고농도의 P형 불순물영역, 에피층에 형성된 N형의 베이스영역, 및 상기 베이스영역에 형성된 P형의 에미터영역을 상기 반도체기판에 각각 구비하고, 상기 활성영역들을 형성하기 위해 적층된 다층의 산화막과 상기 다층의 산화막 위에 위치한 질화막으로 구성된 층간절연막과, 상기 층간절연막을 관통한 콘택홀을 통해 활성영역과 접속되는 배선전극과, 상기 배선 전극 상부의 와이어본딩 영역과 상기 질화막 상부의 금속용융영역이 제거된 보호막을 포함하여 이루어진 것을 특징으로 하며, 본 발명에 따르면, 용융금속의 하부막을 질화막이 되게 하므로써 금속용융시 발생하는 보호막의 부산물 양을 줄일수 있으며, 아울러 금속용융 공정과정에서 금속의 측벽에 유발되는 스페이서의 형성을 방지함으로써, 종래 용융금속의 측벽스페이서 때문에 특정방향으로만 보호막의 부산물이 흩어짐으로 인해 프로브팁에 특정방향으로 부산물이 모이던 문제점을 해소하여 금속의 용융불량을 방지할 수 있는 효과가 있다.

Description

반도체 장치의 제조 방법
제1도는 종래 정전압이 요구되는 회로에서 금속용융방법으로 원하는 정전압을 얻기 위하여 반도체 장치의 보호막 위에 금속을 용융시킨 상태를 개략적으로 나타낸 단면구조.
제2도는 본 발명에 따른 반도체 장치의 보호막(질화막) 위에 원하는 정전압을 얻기를 위한 금속이 용융된 상태의 개략적인 단면구조.
제3도 내지 제7도는 본 발명에 따른 반도체 장치의 제조공정 순서 단면도를 도시하고 있다.
본 발명은 반도체장치에 관한 것으로, 특히 정전압이 요구되는 회로에서 금속용융방법으로 원하는 정전압을 얻기 위하여 보호막 상에 금속을 용융시킬때 유발되는 용융불량을 방지할 수 있는 반도체장치 및 그 제조방법에 관한 것이다.
종래, 반도체장치의 보호막으로서 통상 화학기상증착(CVD) 방식으로 형성된 언도프드 산화막이 이용되고 있으며, 정전압이 요구되는 회로에서 금속용융방법으로 원하는 정전압을 얻기 위하여 상기 보호산화막 상에 금속을 용융하는 공정과정을 수행하게 된다. 이때, 첨부도면 제 1 도에서 보인 바와 같이, 금속(13)을 용융하는 하부막으로서 상기한 보호산화막(12)을 사용하는 경우에는 금속(13)의 용융과정에서 보호산화막(12)이 어택(attack)을 받아 일부 파손이 되면서 부산물이 발생하게 되며, 금속의 측벽주변에 발생되는 보호산화막의 부산물로 인한 스페이서(14)에 의하여 금속을 용융하는 프로브팁(probe tip)에 보호산화막의 부산물이 특정방향으로 누적되어 금속패드(metal pad)와 프로브팁 간이 상호 절연됨으로써 연속적인 금속용융작업의 수행을 어렵게 만드는 요인이 되고 있다.
본 발명의 목적은 상기한 종래의 금속용융작업에 따른 문제점을 감안하여 이루어진 것으로, 금속용융시 발생되는 부산물을 감소시킬 수 있는 반도체장치의 보호막 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 일실시예의 반도체 장치의 특징은, P형 실리콘기판에 고농도의 N형 매몰층과 저농도의 N형 에피층이 적층되어 구성된 반도체기판과, 소자분리영역, 콜랙터 직렬저항을 줄이기 위하여 상기 매몰층에 맞닿은 고농도의 P형 불순물영역, 에피층에 형성된 N형의 베이스영역, 및 상기 베이스영역에 형성된 P형의 에미터영역을 상기 반도체기판에 각각 구비하고, 상기 활성영역들을 형성하기 위해 적층된 다층의 산화막과 상기 다층의 산화막 위에 위치한 질화막으로 구성된 층간절연막과, 상기 층간절연막을 관통한 콘택홀을 통해 활성영역과 접속되는 배선전극과, 상기 배선전극 상부의 와이어본딩 영역과 금속용융영역이 제거되어 한 보호막을 포함하여 금속용융영역에 상기 질화막을 노출시킨 점에 있다.
또, 상기 다른 목적을 달성하기 위한 본 발명의 반도체장치 제조방법의 특징은, P형 실리콘기판에 고농도의 N형 매몰층과 저농도의 N형 에피층이 적층되어 이루어진 반도체기판을 형성하는 단계: 상기 반도체기판의 소정영역에 고농도의 P형 불순물이 도입된 소자분리영역을 형성하는 단계; 콜랙터 직렬저항을 줄이기 위하여 콜랙터영역에 고농도의 불순물을 상기 N형 에피층에 도입시키는 단계; 상기 N형 에피층에 베이스영역을 형성하는 단계: 상기 베이스영역에 고농도의 에미터영역을 형성하는 단계: 상기 콜랙터, 베이스, 및 에미터영역의 형성을 위하여 다수의 산화막이 적층된 층간절연막 상에 소정 두께의 질화막을 형성하는 단계: 소자간의 전기적인 접속을 위하여 상기 질화막과 층간절연막을 관통하여 콘택홀을 형성하는 단계: 배선전극을 형성하는 단계: 상기 결과물 상에 보호막을 형성하는 단계: 및 와이어 본딩영역과 금속용융영역의 상기 보호막을 제거하는 단계로 이루어진 점에 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명에서는 금속용융시 발생하는 보호막의 부산물 양을 줄일수 있도록 하기 위하여 금속 하부 막질의 개선을 검토하였으며, 또한 금속용융시 발생하는 절연보호막의 흩어지는 방향을 특정방향이 아닌 전방향으로 이루어지게 하는 방법으로서, 제 2 도에서 나타낸 바와 같이, 용융금속(24) 하부의 보호막질을 종래의 화학기상증착방식에 의한 언도프드 산화막에 대신하여 재질이 보다 견고한 질화막(23)을 이용하여 침적함으로써, 금속용융으로 인하여 하부의 보호막이 파손되는 것을 방지하여 부산물의 발생량을 감소시키고 있으며, 또, 금속용융 공정과정에서 금속의 측벽에 부산물로 인한 스페이서의 형성을 방지함으로써, 금속용융시 금속측벽 스페이서로 인해 특정방향으로만 보호막이 흩어지는 것을 방지할 수 있으므로, 보호막의 부산물이 특정방향으로 프로브팁에 모이게 되는 것을 방지할 수 있다.
상기 제 2 도의 미 설명부호 21은 실리콘기판, 22는 층간절연막이다.
상기와 같은 방법을 보호막의 제조방법에 적용하는 경우, 정전압이 요구되는 회로에서 금속용융방법으로 원하는 정전압을 얻는 경우에 금속용융에 따른 불량이 종래의 방법에 의한 보호막에 비해서 3배 이상 현저하게 개선시킬 수 있다.
제 3 도 내지 제 7 도는 본 발명의 방법에 따른 반도체장치의 제조 공정 순서단면도를 나타내고 있다.
먼저, 제 3 도를 참조하면, 100 또는 111방향을 갖는 실리콘기판(31)을 이용한 바이폴라 트랜지스터의 제조공정에 있어서, 상기 실리콘기판(31) 상에 7500Å 정도 두께의 제 1 산화막(도시되지 않음)을 형성하고, 고농도의 N형 매몰층을 형성하기 위하여 상기 제 1 산화막 상에 감광막을 도포한 다음, 통상의 사진식각방법을 이용하여 N형 매몰층(32) 영역의 상기 제 1 산화막을 패터닝한다. 이어서, 상기한 결과물 전면에 N형 불순물을 이온주입한 후, 1200℃ 정도의 고온에서 열처리한 다음, 상기 제 1 산화막을 전면 예치하여 제거시킨 다음, 5㎛ ∼ 10㎛ 정도의 두께와 0.5 Ω·㎝ ∼5 Ω·㎝ 정도의 비저항을 갖는 N형 불순물이 도프된 에피층(33)을 성장시킨다.
그 다음, 제 4 도를 보면, 상기 결과물 위에 제 2 산화막(34)을 5500Å 정도의 두께로 형성시킨 다음, 상기 제 2 산화막(34) 위에 감광막을 도포하여 통상의 사진식각방법을 이용하여 소자간의 전기적인 분리를 위한 소자분리영역의 제 2 산화막을 패터닝한다. 이어서, 소자분리를 위한 고농도의 불순물을 상기 결과물 전면에 이온주입하거나, 또는 BBr3를 침적한 후, 열처리과정을 통하여 상기 에피층(33)에 소정의 불순물 확산영역(35)을 형성시킨 다음, 상기 패턴형성된 제 2 산화막(34)을 전면 예치하여 제거시킨다.
이어서, 제 5 도를 보면, 제 3 산화막(36)을 4000Å 정도의 두께로 형성한 후, 콜랙터 직렬저항을 줄이기 위하여 상기 제 3 산화막(36) 상에 감광막을 도포하고 통상의 사진식각방법을 이용하여 콜랙터영역의 제 3 산화막을 패터닝한 후, 상기 감광막을 제거한 후 고농도의 N형 불순물을 상기 결과물 전면에 이온주입하거나, 또는 포클(POCl3)을 침적하고, 열처리과정을 통하면 하부의 매몰층(32)과 맞닿는 고농도의 콜랙터 불순물영역(37)이 형성된다. 이때, 소자분리를 위한 상기의 불순물영역(35)도 함께 드라이브-인(drive-in)되어 소자분리영역(35')이 형성된다. 이어서, 상기 결과물 상에 감광막(도시되지 않음)을 재차 도포한 다음, NPN 트랜지스터의 베이스영역을 형성시키기 위하여 통상의 사진식각방법을 이용하여 베이스영역의 상기 제 3 산화막(36)을 패터닝하고, 감광막을 제거한 후, 상기 결과물 위에 800Å 정도 두께의 제 4산화막(38)을 형성하고, P형 불순물(39)을 이온주입시킨다.
계속해서, 제 6 도를 보면, 상기 제 4 산화막(38)을 습식식각방법으로 제거한 후, 제 5 산화막(40)을 열성장시키거나, 또는 화학기상증착 방식으로 형성시킨 다음, 상기 결과물 전면에 감광막(도시되지 않음)을 도포하고 에미터영역(42)을 형성시킬 목적으로 통상의 사진식각방법을 이용하여 에미터영역(42) 상부의 상기 제 5 산화막(40)을 패터닝한다. 이어서, 상기 결과물 전면에 에미터용 N형 불순물을 이온주입한 다음, CVD산화막(41)을 증착형성한 다음, N형 에미터불순물을 열처리하여 에미터영역(42)을 형성시킨다.
이어서, 제 7 도를 보면, 상기 결과물 전면에 질화 막(43)을 500Å∼2000Å 정도의 두께로 침적형성한 후, 소자간의 전기적인 접속을 위한 콘택홀을 형성시키기 위하여 상기 결과물 전면에 감광막을 도포하고 통상의 사진식각방법을 이용하여 콘택홀영역의 상기 질화막(43)과 산화막(36, 40, 41)을 이방성식각한 다음, 상기 결과물 전면에 금속을 증착하여 배선전극(44)을 패턴형성하고, 400℃∼500℃ 정도의 온도분위기에서 상기 배선금속을 어닐(anneal)한다. 이어서, 보호막용 언도프드 산화막(45)을 상기 결과물 전면에 형성시킨 다음, 통상의 사진공정과 습식식각 또는 건식식각방법을 이용하여 와이어 본딩영역과 금속용융영역의 상기 언도프드 산화막(45)을 제거하여 본 발명의 제조공정이 완성된다. 한편, 상기 보호막으로 상기 언도프드 산화막(45)과 보호막용 질화막을 복합하여 형성시킬 수도 있으며, 상기 보호막용 질화막은 건식방식으로 식각하여 제거시킨다.
이와 같이 형성된 본 발명의 반도체장치를 이용하여 상기 금속용융영역의 상기 질화막(43) 위에 원하는 정전압을 얻기 위한 용융금속(46)을 용이하게 형성시킬 수가 있다.
따라서, 상술한 본 발명에 의하면, 용융금속의 하부막을 질화막이 되게 하므로써 금속용융시 발생하는 보호막의 부산물 양을 줄일수 있으며, 아울러 금속용융 공정과정에서 금속의 측벽에 유발되는 스페이서의 형성을 방지함으로써, 종래 용융금속의 측벽스페이서 때문에 특정방향으로만 보호막의 부산물이 흩어짐으로 인해 프로브팁에 특정방향으로 부산물이 모이던 문제점을 해소하여 금속의 용융불량을 방지할 수 있는 효과가 있다.

Claims (6)

  1. P형 실리콘 기판에 고농도의 N형 매몰층과 저농도의 N형 에피층을 형성하는 단계, 상기 기판에 고농도의 P형 불순물로 소자 분리 영역을 형성하는 단계, 콜렉터 직렬 저항을 줄이기 위하여 고농도의 불순물을 상기 에피층에 도입시키는 단계, 상기 에피층에 베이스 영역을 형성하는 단계, 상기 베이스 영역에 고농도의 에미터 영역을 형성하는 단계, 다수의 산화막이 적층된 절연막 상에 질화막을 형성하는 단계, 소자간의 전기적인 접속을 위하여 상기 질화막과 층간 절연막을 관통하는 콘택홀을 형성하는 단계, 배선 전극을 형성하는 단계, 상기 결과물 전면에 걸쳐 보호막을 형성하는 단계, 및 와이어 본딩 영역과 금속 용융 영역의 상기 보호막을 제거하는 단계, 상기 보호막이 제거된 부분에 정전압을 얻기 위한 용융 금속을 금속 용융 방법으로 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에서, 상기 질화막은 500Å-2,000Å의 두께로 형성하는 반도체 장치의 제조 방법.
  3. 제1항에서, 상기 보호막은 언도프드 산화막으로 이루어진 반도체 장치의 제조 방법.
  4. 제3항에서, 상기 보호막의 와이어 본딩 영역과 금속 용융 영역은 습식 식각 방법과 건식 식각 방법 중의 어느 하나를 선택적으로 이용하여 제거하는 반도체 장치의 제조 방법.
  5. 제1항에서, 상기 보호막은 언도프드 산화막과 질화막으로 이루어진 반도체 장치의 제조방법.
  6. 제5항에서, 상기 질화막은 건식 식각으로 제거하고, 언도프드 산화막은 습식 식각 방법으로 제거하는 반도체 장치의 제조 방법.
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