JP3415690B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より特定的には、ＭＩＳ（Metal Insulator Se
miconductor）トランジスタを有する半導体装置の製造
方法に関するものである。
に関し、より特定的には、ＭＩＳ（Metal Insulator Se
miconductor）トランジスタを有する半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】まず、ＭＩＳトランジスタを有する従来
の半導体装置について説明する。
の半導体装置について説明する。
【０００３】図１１は、従来の半導体装置の構成を概略
的に示す断面図である。図１１を参照して、シリコン基
板１０１の表面には、素子分離絶縁層１１１が形成され
ている。この素子分離絶縁層１１１によって分離される
表面にＭＩＳトランジスタ１１０が形成されている。
的に示す断面図である。図１１を参照して、シリコン基
板１０１の表面には、素子分離絶縁層１１１が形成され
ている。この素子分離絶縁層１１１によって分離される
表面にＭＩＳトランジスタ１１０が形成されている。
【０００４】ＭＩＳトランジスタ１１０は、１対のソー
ス／ドレイン領域１０３と、ゲート絶縁層１０５と、ゲ
ート電極層１０７とを有している。１対のソース／ドレ
イン領域は、シリコン基板１０１の表面に所定の距離を
隔てて形成されている。ゲート電極層１０７は、１対の
ソース／ドレイン領域１０３に挟まれる領域上にゲート
絶縁層１０５を介在して形成されている。
ス／ドレイン領域１０３と、ゲート絶縁層１０５と、ゲ
ート電極層１０７とを有している。１対のソース／ドレ
イン領域は、シリコン基板１０１の表面に所定の距離を
隔てて形成されている。ゲート電極層１０７は、１対の
ソース／ドレイン領域１０３に挟まれる領域上にゲート
絶縁層１０５を介在して形成されている。
【０００５】次に、従来の半導体装置の製造方法につい
て説明する。図１２〜図１５は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図１２を
参照して、ｐ型シリコン基板１０１の表面全面に、薄い
シリコン酸化膜１２１が形成される。この薄いシリコン
酸化膜１２１の所定表面上にパターニングされたシリコ
ン窒化膜１２３が形成される。このシリコン窒化膜１２
３をマスクとしてＬＯＣＯＳ（Local Oxidation of Sil
icon）によりシリコン窒化膜１２３から露出している部
分が選択酸化される。この選択酸化により、ｐ型シリコ
ン基板１０１の表面には、素子分離絶縁層１１１が形成
される。この後、シリコン窒化膜１２３と薄いシリコン
酸化膜１２１とが順次エッチング除去される。
て説明する。図１２〜図１５は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図１２を
参照して、ｐ型シリコン基板１０１の表面全面に、薄い
シリコン酸化膜１２１が形成される。この薄いシリコン
酸化膜１２１の所定表面上にパターニングされたシリコ
ン窒化膜１２３が形成される。このシリコン窒化膜１２
３をマスクとしてＬＯＣＯＳ（Local Oxidation of Sil
icon）によりシリコン窒化膜１２３から露出している部
分が選択酸化される。この選択酸化により、ｐ型シリコ
ン基板１０１の表面には、素子分離絶縁層１１１が形成
される。この後、シリコン窒化膜１２３と薄いシリコン
酸化膜１２１とが順次エッチング除去される。
【０００６】図１３を参照して、このエッチングによ
り、ｐ型シリコン基板１０１の分離された表面が露出す
る。
り、ｐ型シリコン基板１０１の分離された表面が露出す
る。
【０００７】図１４を参照して、熱酸化などによりｐ型
シリコン基板１０１の露出する表面上に薄いシリコン酸
化膜１０５が形成される。このｐ型シリコン基板１０１
の表面全面に不純物が導入された多結晶シリコン層（以
下、ドープト多結晶シリコン層と称する）１０７ａが形
成される。
シリコン基板１０１の露出する表面上に薄いシリコン酸
化膜１０５が形成される。このｐ型シリコン基板１０１
の表面全面に不純物が導入された多結晶シリコン層（以
下、ドープト多結晶シリコン層と称する）１０７ａが形
成される。
【０００８】図１５を参照して、ドープト多結晶シリコ
ン層１０７ａの所定領域上に写真製版技術によりレジス
トパターン１３１が形成される。このレジストパターン
１３１をマスクとしてドープト多結晶シリコン層１０７
ａに異方性エッチングが施される。このエッチングによ
り、ドープト多結晶シリコン層からゲート電極層１０７
が形成される。
ン層１０７ａの所定領域上に写真製版技術によりレジス
トパターン１３１が形成される。このレジストパターン
１３１をマスクとしてドープト多結晶シリコン層１０７
ａに異方性エッチングが施される。このエッチングによ
り、ドープト多結晶シリコン層からゲート電極層１０７
が形成される。
【０００９】この後、ゲート電極層１０７および素子分
離絶縁層１１１をマスクとしてイオン注入を施すことに
より、図１１に示すように１対のソース／ドレイン領域
１０３、１０３が形成される。これにより、ＭＩＳトラ
ンジスタ１１０が形成される。
離絶縁層１１１をマスクとしてイオン注入を施すことに
より、図１１に示すように１対のソース／ドレイン領域
１０３、１０３が形成される。これにより、ＭＩＳトラ
ンジスタ１１０が形成される。
【００１０】
【発明が解決しようとする課題】従来の半導体装置で
は、図１１に示すようにゲート電極層１０７のエッジ部
Ｐ 2 はゲート絶縁層１０５上に位置している。このゲー
ト電極層１０７のエッジ部Ｐ2 には、通常、電界が集中
する。このため、ゲートエッジ部Ｐ2 直下のゲート絶縁
層１０５上には大きな電界が与えられることになる。こ
れにより、ゲ−ト絶縁層１０５の絶縁特性が劣化しやす
くなり、ゲ−ト絶縁層１０５の寿命が短くなってしま
う。
は、図１１に示すようにゲート電極層１０７のエッジ部
Ｐ 2 はゲート絶縁層１０５上に位置している。このゲー
ト電極層１０７のエッジ部Ｐ2 には、通常、電界が集中
する。このため、ゲートエッジ部Ｐ2 直下のゲート絶縁
層１０５上には大きな電界が与えられることになる。こ
れにより、ゲ−ト絶縁層１０５の絶縁特性が劣化しやす
くなり、ゲ−ト絶縁層１０５の寿命が短くなってしま
う。
【００１１】また従来の半導体装置の製造方法では、図
１５に示すゲート電極層１０７のパターニング時には、
通常、ドープト多結晶シリコン層１０７ａにオーバーエ
ッチングが施される。これは、所望領域以外にドープト
多結晶シリコン層１０７ａの残渣が生じることを防止す
るためである。しかし、このオーバーエッチングにより
ゲートエッジ部Ｐ2 （図１１）の直下部付近に位置する
ゲ−ト絶縁層１０５にプラズマによるダメージが与えら
れる。このダメージにより、ゲート絶縁層１０５の絶縁
特性における信頼性が低下してしまい、ゲ−ト絶縁層１
０５の寿命が短くなってしまう。
１５に示すゲート電極層１０７のパターニング時には、
通常、ドープト多結晶シリコン層１０７ａにオーバーエ
ッチングが施される。これは、所望領域以外にドープト
多結晶シリコン層１０７ａの残渣が生じることを防止す
るためである。しかし、このオーバーエッチングにより
ゲートエッジ部Ｐ2 （図１１）の直下部付近に位置する
ゲ−ト絶縁層１０５にプラズマによるダメージが与えら
れる。このダメージにより、ゲート絶縁層１０５の絶縁
特性における信頼性が低下してしまい、ゲ−ト絶縁層１
０５の寿命が短くなってしまう。
【００１２】それゆえ、本発明の目的は、ゲート絶縁層
の絶縁特性に優れた半導体装置の製造方法を提供するこ
とである。
の絶縁特性に優れた半導体装置の製造方法を提供するこ
とである。
【００１３】
【００１４】
【００１５】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、ＭＩＳトランジスタを有する半導体
装置の製造方法であって、以下の工程を備えている。
装置の製造方法は、ＭＩＳトランジスタを有する半導体
装置の製造方法であって、以下の工程を備えている。
【００１６】まず第１導電型の半導体基板の主表面の所
定表面を挟むように、かつ上部表面が半導体基板の主表
面から露出し、下部表面が半導体基板の主表面から所定
深さ位置に埋込まれるように素子分離絶縁層が形成さ
れ、それにより所定表面が頂面となり、かつ素子分離絶
縁層の埋込まれた側面と接する半導体基板の表面が側面
となるような凸部が形成される。そして所定表面上にゲ
ート絶縁層が形成される。そしてゲート絶縁層上を覆う
中央部と、その中央部を挟み素子分離絶縁層上の上部表
面上に位置する両端部とを有するようにパターニングさ
れたゲート電極層が形成される。そして素子分離絶縁層
の上部表面から凸部の側面に達する孔が素子分離絶縁層
に形成される。そして孔から露出する凸部の側面となる
半導体基板の表面にＭＩＳトランジスタのソース／ドレ
イン領域となる第２導電型の不純物領域が形成される。
定表面を挟むように、かつ上部表面が半導体基板の主表
面から露出し、下部表面が半導体基板の主表面から所定
深さ位置に埋込まれるように素子分離絶縁層が形成さ
れ、それにより所定表面が頂面となり、かつ素子分離絶
縁層の埋込まれた側面と接する半導体基板の表面が側面
となるような凸部が形成される。そして所定表面上にゲ
ート絶縁層が形成される。そしてゲート絶縁層上を覆う
中央部と、その中央部を挟み素子分離絶縁層上の上部表
面上に位置する両端部とを有するようにパターニングさ
れたゲート電極層が形成される。そして素子分離絶縁層
の上部表面から凸部の側面に達する孔が素子分離絶縁層
に形成される。そして孔から露出する凸部の側面となる
半導体基板の表面にＭＩＳトランジスタのソース／ドレ
イン領域となる第２導電型の不純物領域が形成される。
【００１７】請求項２に記載の半導体装置の製造方法
は、素子分離絶縁層の上部表面から半導体基板の主表面
に達する孔を素子分離絶縁層に形成する工程と、孔から
露出する半導体基板の主表面に不純物領域と接するよう
に第２導電型の第２の不純物領域を形成する工程とをさ
らに備えている。この不純物領域は第２の不純物領域よ
りも、その第２導電型の不純物濃度が低くなるように形
成される。不純物領域と第２の不純物領域とによりＬＤ
Ｄ（Lightly Doped Drain）構造を有するソース／ドレ
イン領域が構成される。
は、素子分離絶縁層の上部表面から半導体基板の主表面
に達する孔を素子分離絶縁層に形成する工程と、孔から
露出する半導体基板の主表面に不純物領域と接するよう
に第２導電型の第２の不純物領域を形成する工程とをさ
らに備えている。この不純物領域は第２の不純物領域よ
りも、その第２導電型の不純物濃度が低くなるように形
成される。不純物領域と第２の不純物領域とによりＬＤ
Ｄ（Lightly Doped Drain）構造を有するソース／ドレ
イン領域が構成される。
【００１８】
【００１９】
【００２０】
【作用】請求項１に記載の半導体装置の製造方法では、
ゲート電極層がゲート絶縁層上を完全に覆うようにパタ
ーニングされる。このため、ゲート電極層のパターニン
グ時のエッチングによりゲート絶縁層がダメージを受け
ることはない。よって、このダメージによりゲート絶縁
層の絶縁特性が劣化することはない。
ゲート電極層がゲート絶縁層上を完全に覆うようにパタ
ーニングされる。このため、ゲート電極層のパターニン
グ時のエッチングによりゲート絶縁層がダメージを受け
ることはない。よって、このダメージによりゲート絶縁
層の絶縁特性が劣化することはない。
【００２１】請求項２に記載の半導体装置の製造方法で
は、ＭＩＳトランジスタのソース／ドレイン領域がＬＤ
Ｄ構造を有するように形成される。このため、通常のソ
ース／ドレイン領域に比べて、ホットエレクトロン効果
を低減することができるＭＩＳトランジスタを形成する
ことができる。
は、ＭＩＳトランジスタのソース／ドレイン領域がＬＤ
Ｄ構造を有するように形成される。このため、通常のソ
ース／ドレイン領域に比べて、ホットエレクトロン効果
を低減することができるＭＩＳトランジスタを形成する
ことができる。
【００２２】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
説明する。
【００２３】図１は、本発明の実施例における半導体装
置の構成を概略的に示す断面図である。図１を参照し
て、ｐ型シリコン基板１の表面に、素子分離絶縁層１１
が形成されている。この素子分離絶縁層１１の形成によ
り、ｐ型シリコン基板１の表面には、凸部が形成されて
いる。つまり、活性領域の表面が凸部の頂面２ａとな
り、素子分離絶縁層のバーズビーク部に接する部分が凸
部の側面２ｂとなり、素子分離絶縁層１１の下面と接す
る部分が凸部の底面２ｃとなっている。
置の構成を概略的に示す断面図である。図１を参照し
て、ｐ型シリコン基板１の表面に、素子分離絶縁層１１
が形成されている。この素子分離絶縁層１１の形成によ
り、ｐ型シリコン基板１の表面には、凸部が形成されて
いる。つまり、活性領域の表面が凸部の頂面２ａとな
り、素子分離絶縁層のバーズビーク部に接する部分が凸
部の側面２ｂとなり、素子分離絶縁層１１の下面と接す
る部分が凸部の底面２ｃとなっている。
【００２４】なお、素子分離絶縁層１１には、素子分離
絶縁層１１の上部表面から凸部の側面２ｂおよび底面２
ｃに達する孔１３が設けられている。これにより、素子
分離絶縁層１１は、凸部の頂面２ａ付近の部分１１ａと
凸部の底面２ｃ上の部分１１ｂとに分けられる。
絶縁層１１の上部表面から凸部の側面２ｂおよび底面２
ｃに達する孔１３が設けられている。これにより、素子
分離絶縁層１１は、凸部の頂面２ａ付近の部分１１ａと
凸部の底面２ｃ上の部分１１ｂとに分けられる。
【００２５】このようなｐ型シリコン基板１の表面に、
ＭＩＳトランジスタ１０が形成されている。このＭＩＳ
トランジスタ１０は、１対のソース／ドレイン領域３
と、ゲート絶縁層５と、ゲート電極層７とを有してい
る。１対のソース／ドレイン領域３は、ｎ- 不純物拡散
領域３ａとｎ+ 不純物拡散領域３ｂとよりなるＬＤＤ構
造を有している。１対のｎ- 不純物拡散領域３ａは、凸
部の頂面２ａを挟むように凸部の両側面２ｂに形成され
ている。１対のｎ+ 不純物拡散領域３ｂは、このｎ - 不
純物拡散領域３ａに接するように凸部の底面２ｃに形成
されている。ゲート電極層７は、この１対のソース／ド
レイン領域３に挟まれる領域、つまり凸部の頂面（活性
領域）２ａ上にゲート絶縁層５を介在して形成されてい
る。またこのゲート電極層７の幅方向の両端部Ｐ1 は、
素子分離絶縁層１１ａ上に位置している。
ＭＩＳトランジスタ１０が形成されている。このＭＩＳ
トランジスタ１０は、１対のソース／ドレイン領域３
と、ゲート絶縁層５と、ゲート電極層７とを有してい
る。１対のソース／ドレイン領域３は、ｎ- 不純物拡散
領域３ａとｎ+ 不純物拡散領域３ｂとよりなるＬＤＤ構
造を有している。１対のｎ- 不純物拡散領域３ａは、凸
部の頂面２ａを挟むように凸部の両側面２ｂに形成され
ている。１対のｎ+ 不純物拡散領域３ｂは、このｎ - 不
純物拡散領域３ａに接するように凸部の底面２ｃに形成
されている。ゲート電極層７は、この１対のソース／ド
レイン領域３に挟まれる領域、つまり凸部の頂面（活性
領域）２ａ上にゲート絶縁層５を介在して形成されてい
る。またこのゲート電極層７の幅方向の両端部Ｐ1 は、
素子分離絶縁層１１ａ上に位置している。
【００２６】このＭＩＳトランジスタ１０上を覆うよう
に表面全面に絶縁層１５が形成されている。
に表面全面に絶縁層１５が形成されている。
【００２７】次に、本発明の実施例における半導体装置
の製造方法について説明する。図２〜図１０は、本発明
の実施例における半導体装置の製造方法を工程順に示す
概略断面図である。まず図２を参照して、ｐ型シリコン
基板１の表面全面に、薄いシリコン酸化膜２１が形成さ
れる。この薄いシリコン酸化膜２１の所定領域上に、シ
リコン窒化膜２３が形成される。このシリコン窒化膜２
３をマスクとして通常のＬＯＣＯＳ法によりシリコン窒
化膜２３から露出している部分が選択酸化される。この
選択酸化により、ｐ型シリコン基板１の表面には、素子
分離絶縁層１１が形成される。
の製造方法について説明する。図２〜図１０は、本発明
の実施例における半導体装置の製造方法を工程順に示す
概略断面図である。まず図２を参照して、ｐ型シリコン
基板１の表面全面に、薄いシリコン酸化膜２１が形成さ
れる。この薄いシリコン酸化膜２１の所定領域上に、シ
リコン窒化膜２３が形成される。このシリコン窒化膜２
３をマスクとして通常のＬＯＣＯＳ法によりシリコン窒
化膜２３から露出している部分が選択酸化される。この
選択酸化により、ｐ型シリコン基板１の表面には、素子
分離絶縁層１１が形成される。
【００２８】この素子分離絶縁層１１により、ｐ型シリ
コン基板１には凸部が形成される。つまり、素子分離絶
縁層１１に挟まれる領域（活性領域の表面）が凸部の頂
面２ａとなり、素子分離絶縁層１１のバーズビークと接
する部分が凸部の側面２ｂとなり、素子分離絶縁層１１
の下面と接する部分が凸部の底面２ｃとなる。また活性
領域２ａの表面（凸部の頂面）の大きさは、これから実
現するトランジスタのゲート長、ゲート幅と同じとなる
ように設定される。この後、シリコン窒化膜２３および
薄いシリコン酸化膜２１とが、順次、エッチング除去さ
れる。
コン基板１には凸部が形成される。つまり、素子分離絶
縁層１１に挟まれる領域（活性領域の表面）が凸部の頂
面２ａとなり、素子分離絶縁層１１のバーズビークと接
する部分が凸部の側面２ｂとなり、素子分離絶縁層１１
の下面と接する部分が凸部の底面２ｃとなる。また活性
領域２ａの表面（凸部の頂面）の大きさは、これから実
現するトランジスタのゲート長、ゲート幅と同じとなる
ように設定される。この後、シリコン窒化膜２３および
薄いシリコン酸化膜２１とが、順次、エッチング除去さ
れる。
【００２９】図３を参照して、これにより、活性領域２
ａの表面（凸部の頂面）が露出する。
ａの表面（凸部の頂面）が露出する。
【００３０】図４を参照して、熱酸化処理などにより、
活性領域２ａの表面（凸部の頂面）上に、たとえば薄い
シリコン酸化膜よりなるゲート絶縁層５が形成される。
このｐ型シリコン基板１の表面全面にドープト多結晶シ
リコン層７が、たとえばＣＶＤ（Chemical Vapor Depos
ition ）法により形成される。
活性領域２ａの表面（凸部の頂面）上に、たとえば薄い
シリコン酸化膜よりなるゲート絶縁層５が形成される。
このｐ型シリコン基板１の表面全面にドープト多結晶シ
リコン層７が、たとえばＣＶＤ（Chemical Vapor Depos
ition ）法により形成される。
【００３１】図５を参照して、活性領域２ａ上方を覆う
ように写真製版技術によりドープト多結晶シリコン層７
上にレジストパターン３１が形成される。このレジスト
パターン３１をマスクとして、素子分離絶縁層１１の表
面が露出するまでドープト多結晶シリコン層７に異方性
エッチングが施される。これにより、その中央部がゲー
ト絶縁層５上を完全に覆い、かつその中央部を挟む両端
部（ゲートエッジ部）が素子分離絶縁層１１上に位置す
るゲート電極層７が形成される。この後、レジストパタ
ーン３１が除去される。
ように写真製版技術によりドープト多結晶シリコン層７
上にレジストパターン３１が形成される。このレジスト
パターン３１をマスクとして、素子分離絶縁層１１の表
面が露出するまでドープト多結晶シリコン層７に異方性
エッチングが施される。これにより、その中央部がゲー
ト絶縁層５上を完全に覆い、かつその中央部を挟む両端
部（ゲートエッジ部）が素子分離絶縁層１１上に位置す
るゲート電極層７が形成される。この後、レジストパタ
ーン３１が除去される。
【００３２】図６を参照して、表面全面にフォトレジス
ト３３が塗布される。このフォトレジスト３３に、写真
製版技術により一方の素子分離絶縁層１１の一部表面を
露出するホールパターン３３ａが形成される。
ト３３が塗布される。このフォトレジスト３３に、写真
製版技術により一方の素子分離絶縁層１１の一部表面を
露出するホールパターン３３ａが形成される。
【００３３】図７を参照して、レジストパターン３３を
マスクとして、一方の素子分離絶縁層１１がｐ型シリコ
ン基板１の表面に対して所定の角度で斜め方向にエッチ
ングされる。このエッチングにより、一方の素子分離絶
縁層１１の上部表面から凸部の側面２ｂに達する第１の
孔１３ａが形成される。この後、レジストパターン３３
を残したままで、上述の斜め方向のエッチングと同じ角
度でリン（Ｐ）などのイオン注入が行なわれる。このイ
オン注入などにより、凸部の側面２ｂには、ｎ - 不純物
拡散領域３ａが形成される。
マスクとして、一方の素子分離絶縁層１１がｐ型シリコ
ン基板１の表面に対して所定の角度で斜め方向にエッチ
ングされる。このエッチングにより、一方の素子分離絶
縁層１１の上部表面から凸部の側面２ｂに達する第１の
孔１３ａが形成される。この後、レジストパターン３３
を残したままで、上述の斜め方向のエッチングと同じ角
度でリン（Ｐ）などのイオン注入が行なわれる。このイ
オン注入などにより、凸部の側面２ｂには、ｎ - 不純物
拡散領域３ａが形成される。
【００３４】図８を参照して、レジストパターン３３を
マスクとして、ｐ型シリコン基板１の活性領域の表面に
対して垂直方向にエッチングが施される。これにより、
一方の素子分離絶縁層１１には、凸部の底面２ｃに達す
る孔１３ｂが形成される。この孔１３ａと１３ｂとによ
り孔１３が構成される。この後、ｐ型シリコン基板１の
活性領域の表面に対して垂直方向にヒ素（Ａｓ）などの
イオン注入が行なわれる。このイオン注入などにより、
凸部の底面２ｃにｎ- 不純物拡散領域３ａに接するよう
に、ｎ+ 不純物拡散領域３ｂが形成される。このｎ- 不
純物拡散領域３ａとｎ+ 不純物拡散領域３ｂとにより、
ソース／ドレイン領域の一方のＬＤＤ構造が形成され
る。この後、レジストパターン３３が除去される。
マスクとして、ｐ型シリコン基板１の活性領域の表面に
対して垂直方向にエッチングが施される。これにより、
一方の素子分離絶縁層１１には、凸部の底面２ｃに達す
る孔１３ｂが形成される。この孔１３ａと１３ｂとによ
り孔１３が構成される。この後、ｐ型シリコン基板１の
活性領域の表面に対して垂直方向にヒ素（Ａｓ）などの
イオン注入が行なわれる。このイオン注入などにより、
凸部の底面２ｃにｎ- 不純物拡散領域３ａに接するよう
に、ｎ+ 不純物拡散領域３ｂが形成される。このｎ- 不
純物拡散領域３ａとｎ+ 不純物拡散領域３ｂとにより、
ソース／ドレイン領域の一方のＬＤＤ構造が形成され
る。この後、レジストパターン３３が除去される。
【００３５】図９を参照して、表面全面に、フォトレジ
スト３５が塗布される。このフォトレジスト３５には、
写真製版技術により、他方の素子分離絶縁層１１上にホ
ールパターン３５ａが形成される。このレジストパター
ン３５をマスクとして、ｐ型シリコン基板１の表面に対
して所定の角度で、斜め方向に他方の素子分離絶縁層１
１がエッチングされる。このエッチングにより、他方の
素子分離絶縁層１１の上部表面から、凸部の側面２ｂに
達する孔１３ａが形成される。このレジストパターン３
５を残したままで、上述の斜め方向のエッチングと同じ
角度でリンなどのイオン注入が行なわれる。このイオン
注入などにより、凸部の側面２ｂにｎ-不純物拡散領域
３ａが形成される。
スト３５が塗布される。このフォトレジスト３５には、
写真製版技術により、他方の素子分離絶縁層１１上にホ
ールパターン３５ａが形成される。このレジストパター
ン３５をマスクとして、ｐ型シリコン基板１の表面に対
して所定の角度で、斜め方向に他方の素子分離絶縁層１
１がエッチングされる。このエッチングにより、他方の
素子分離絶縁層１１の上部表面から、凸部の側面２ｂに
達する孔１３ａが形成される。このレジストパターン３
５を残したままで、上述の斜め方向のエッチングと同じ
角度でリンなどのイオン注入が行なわれる。このイオン
注入などにより、凸部の側面２ｂにｎ-不純物拡散領域
３ａが形成される。
【００３６】図１０を参照して、レジストパターン３５
をマスクとして、ｐ型シリコン基板１の活性領域の表面
に対して垂直方向にエッチングが施される。これによ
り、他方の素子分離絶縁層１１には、凸部の底面２ｃに
達する孔１３ｂが形成される。この孔１３ａと１３ｂと
により孔１３が構成される。レジストパターン３５をマ
スクとして、ｐ型シリコン基板１の活性領域の表面に対
して垂直方向にヒ素などのイオン注入が施される。この
イオン注入などにより、凸部の底面２ｃにｎ- 不純物拡
散領域３ａに接するようにｎ+ 不純物拡散領域３ｂが形
成される。このｎ - 不純物拡散領域３ａとｎ+ 不純物拡
散領域３ｂとにより、ソース／ドレイン領域の他方のＬ
ＤＤ構造が構成される。
をマスクとして、ｐ型シリコン基板１の活性領域の表面
に対して垂直方向にエッチングが施される。これによ
り、他方の素子分離絶縁層１１には、凸部の底面２ｃに
達する孔１３ｂが形成される。この孔１３ａと１３ｂと
により孔１３が構成される。レジストパターン３５をマ
スクとして、ｐ型シリコン基板１の活性領域の表面に対
して垂直方向にヒ素などのイオン注入が施される。この
イオン注入などにより、凸部の底面２ｃにｎ- 不純物拡
散領域３ａに接するようにｎ+ 不純物拡散領域３ｂが形
成される。このｎ - 不純物拡散領域３ａとｎ+ 不純物拡
散領域３ｂとにより、ソース／ドレイン領域の他方のＬ
ＤＤ構造が構成される。
【００３７】また１対のソース／ドレイン領域３とゲー
ト絶縁層５とゲート電極層７とによりＭＩＳトランジス
タ１０が形成される。この後、レジストパターン３５が
除去される。さらにこの後、図１に示すようにＭＩＳト
ランジスタ１０を覆うように、たとえばＣＶＤ法により
絶縁層１５が形成される。
ト絶縁層５とゲート電極層７とによりＭＩＳトランジス
タ１０が形成される。この後、レジストパターン３５が
除去される。さらにこの後、図１に示すようにＭＩＳト
ランジスタ１０を覆うように、たとえばＣＶＤ法により
絶縁層１５が形成される。
【００３８】以上説明したように、本実施例では、図１
に示すようにゲート電極層７のエッジ部Ｐ1 が、素子分
離絶縁層１１ａ上に位置しており、ゲート絶縁層５上に
は位置していない。それゆえ、ゲートエッジ部Ｐ1 に電
界集中が生じることにより、ゲート絶縁層５の絶縁特性
が劣化することは防止される。
に示すようにゲート電極層７のエッジ部Ｐ1 が、素子分
離絶縁層１１ａ上に位置しており、ゲート絶縁層５上に
は位置していない。それゆえ、ゲートエッジ部Ｐ1 に電
界集中が生じることにより、ゲート絶縁層５の絶縁特性
が劣化することは防止される。
【００３９】また、このＭＩＳトランジスタ１０のソー
ス／ドレイン領域３は、ＬＤＤ構造を有している。この
ため、通常のソース／ドレイン領域を有するＭＩＳトラ
ンジスタに比較して、本実施例のトランジスタ１０は、
ホットエレクトロン効果を低減することができる。
ス／ドレイン領域３は、ＬＤＤ構造を有している。この
ため、通常のソース／ドレイン領域を有するＭＩＳトラ
ンジスタに比較して、本実施例のトランジスタ１０は、
ホットエレクトロン効果を低減することができる。
【００４０】また上述したように、本実施例の製造方法
では、図４、図５に示すようにゲート電極層７はゲート
絶縁層５上を完全に覆うように形成される。このため、
ゲート電極層７のパターニング時のエッチングにより、
ゲート絶縁層５がプラズマによるダメージを受けること
はない。よって、このダメージによりゲート絶縁層の絶
縁特性が劣化することはない。
では、図４、図５に示すようにゲート電極層７はゲート
絶縁層５上を完全に覆うように形成される。このため、
ゲート電極層７のパターニング時のエッチングにより、
ゲート絶縁層５がプラズマによるダメージを受けること
はない。よって、このダメージによりゲート絶縁層の絶
縁特性が劣化することはない。
【００４１】なお、本実施例においては、ゲ−ト絶縁層
５としてシリコン酸化膜を用いた場合について説明した
が、これ以外の絶縁層が用いられてもよい。
５としてシリコン酸化膜を用いた場合について説明した
が、これ以外の絶縁層が用いられてもよい。
【００４２】
【００４３】
【００４４】
【発明の効果】請求項１に記載の半導体装置の製造方法
では、ゲート電極層のパターニング時のエッチングによ
りゲート絶縁層がプラズマによるダメージを受けること
はない。よって、このプラズマによるダメージによりゲ
ート絶縁層の絶縁特性が劣化することはない。
では、ゲート電極層のパターニング時のエッチングによ
りゲート絶縁層がプラズマによるダメージを受けること
はない。よって、このプラズマによるダメージによりゲ
ート絶縁層の絶縁特性が劣化することはない。
【００４５】請求項２に記載の半導体装置の製造方法で
は、ＭＩＳトランジスタのソース／ドレイン領域がＬＤ
Ｄ構造を有するように形成されるため、通常のソース／
ドレイン領域を有するトランジスタに比較してホットエ
レクトロン効果を低減できる半導体装置を得ることがで
きる。
は、ＭＩＳトランジスタのソース／ドレイン領域がＬＤ
Ｄ構造を有するように形成されるため、通常のソース／
ドレイン領域を有するトランジスタに比較してホットエ
レクトロン効果を低減できる半導体装置を得ることがで
きる。
【図１】 本発明の実施例における半導体装置の構成を
概略的に示す断面図である。
概略的に示す断面図である。
【図２】 本発明の実施例における半導体装置の製造方
法の第１工程を示す概略断面図である。
法の第１工程を示す概略断面図である。
【図３】 本発明の実施例における半導体装置の製造方
法の第２工程を示す概略断面図である。
法の第２工程を示す概略断面図である。
【図４】 本発明の実施例における半導体装置の製造方
法の第３工程を示す概略断面図である。
法の第３工程を示す概略断面図である。
【図５】 本発明の実施例における半導体装置の製造方
法の第４工程を示す概略断面図である。
法の第４工程を示す概略断面図である。
【図６】 本発明の実施例における半導体装置の製造方
法の第５工程を示す概略断面図である。
法の第５工程を示す概略断面図である。
【図７】 本発明の実施例における半導体装置の製造方
法の第６工程を示す概略断面図である。
法の第６工程を示す概略断面図である。
【図８】 本発明の実施例における半導体装置の製造方
法の第７工程を示す概略断面図である。
法の第７工程を示す概略断面図である。
【図９】 本発明の実施例における半導体装置の製造方
法の第８工程を示す概略断面図である。
法の第８工程を示す概略断面図である。
【図１０】 本発明の実施例における半導体装置の製造
方法の第９工程を示す概略断面図である。
方法の第９工程を示す概略断面図である。
【図１１】 従来の半導体装置の構成を概略的に示す断
面図である。
面図である。
【図１２】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。
示す概略断面図である。
【図１３】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。
示す概略断面図である。
【図１４】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。
示す概略断面図である。
【図１５】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。
示す概略断面図である。
１ ｐ型シリコン基板、２ａ 凸部の頂面、２ｂ 凸部
の側面、２ｃ 凸部の底面、３ ソース／ドレイン領
域、５ ゲート絶縁層、７ ゲート電極層。
の側面、２ｃ 凸部の底面、３ ソース／ドレイン領
域、５ ゲート絶縁層、７ ゲート電極層。
Claims (2)
- 【請求項１】 ＭＩＳトランジスタを有する半導体装置
の製造方法であって、 第１導電型の半導体基板の主表面の所定表面を挟むよう
に、かつ上部表面が前記半導体基板の主表面から露出
し、下部表面が前記半導体基板の主表面から所定深さ位
置に埋込まれるように素子分離絶縁層を形成し、それに
より前記所定表面が頂面となり、かつ前記素子分離絶縁
層の埋込まれた側面と接する前記半導体基板の表面が側
面となるような凸部を形成する工程と、 前記所定表面上にゲート絶縁層を形成する工程と、 前記ゲート絶縁層上を覆う中央部と、その中央部を挟み
前記素子分離絶縁層の上部表面上に位置する両端部とを
有するようにパターニングされたゲート電極層を形成す
る工程と、 前記素子分離絶縁層の上部表面から前記凸部の側面に達
する孔を前記素子分離絶縁層に形成する工程と、 前記孔から露出する前記凸部の側面となる前記半導体基
板の表面に前記ＭＩＳトランジスタのソース／ドレイン
領域となる第２導電型の不純物領域を形成する工程とを
備えた、半導体装置の製造方法。 - 【請求項２】 前記素子分離絶縁層の上部表面から前記
半導体基板の主表面に達する孔を前記素子分離絶縁層に
形成する工程と、前記孔から露出する前記半導体基板の
主表面に前記不純物領域と接するように第２導電型の第
２の不純物領域を形成する工程をさらに備え、 前記不純物領域は前記第２の不純物領域よりも、その第
２導電型の不純物濃度が低くなるように形成され、 前記不純物領域と前記第２の不純物領域とによりＬＤＤ
構造を有するソース／ドレイン領域が構成される、請求
項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30344294A JP3415690B2 (ja) | 1994-12-07 | 1994-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30344294A JP3415690B2 (ja) | 1994-12-07 | 1994-12-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162633A JPH08162633A (ja) | 1996-06-21 |
| JP3415690B2 true JP3415690B2 (ja) | 2003-06-09 |
Family
ID=17921051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30344294A Expired - Fee Related JP3415690B2 (ja) | 1994-12-07 | 1994-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415690B2 (ja) |
-
1994
- 1994-12-07 JP JP30344294A patent/JP3415690B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162633A (ja) | 1996-06-21 |
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