JP3523811B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するもので、特にバイポーラトランジス
タの構造及びその製造方法に関する。

【０００２】

【従来の技術】従来の技術によるＮＰＮ型バイポーラト
ランジスタの製造方法について図面（図１〜図１４）を
参酌して説明する。まず、図１に示したように、Ｐ型シ
リコン基板１の上部にＮ＋型拡散層２を形成する。これ
には、例えばイオン注入法が用いられる。そして、エピ
タキシャル成長法を用いてＰ型シリコン基板１に形成さ
れたＮ＋型拡散層２の上面にＮ＋型シリコン層３を形成
する。次に、所定のエッチング工程により、深さ数百ｎ
ｍ程度のシャロートレンチ（Shallow Trench）を形成
する。そして、通常の成膜工程及び平坦化プロセスを用
いて、シャロートレンチに例えばシリコン酸化膜からな
る絶縁膜４を埋め込む。これにより、素子分離領域が完
成する。次に、図２に示したように、エピタキシャル成
長法を用いて全面に、ベース電極となるＰ型シリコン膜
５を形成する。さらに、ＣＶＤ法を用いて全面にシリコ
ン酸化膜６を形成する。次に、回転塗布法を用いてシリ
コン酸化膜６の上面に図示せぬレジストを形成する。そ
して、写真蝕刻法を用いてこのレジストを所定の形状に
パターニングする。さらに、このレジストをマスクとし
てＲＩＥ法を用いて、シリコン酸化膜６を所定の形状に
パターニングする。次に、この図示せぬレジストをアッ
シングにより除去する。

【０００３】次に、図３に示したように、ＣＶＤ法を用
いて、全面にポリシリコン膜を形成する。そして、イオ
ン注入法を用いて、全面にＰ型不純物、例えばＢ（ボロ
ン）をドープする。このＢ（ボロン）を熱拡散させる。
これにより、ポリシリコン膜をＰ型不純物ドープトポリ
シリコン膜７（以下、「Ｐ型ポリシリコン膜７」とす
る）とする。 次に、図４に示したように、回転塗布法を
用いて、Ｐ型ポリシリコン膜７の上面にレジスト８を形
成する。そして、写真蝕刻法を用いてこのレジスト８を
所定の形状にパターニングする。次に、図５に示したよ
うに、レジスト８をマスクとして、異方性エッチング
法、例えばＲＩＥ法を用いてＰ型ポリシリコン膜７及び
Ｐ型シリコン膜５をエッチングする。この際、絶縁膜４
をエッチングストッパとして利用する。さらに、レジス
ト８をアッシングにより除去する。次に、図６に示した
ように、回転塗布法を用いて全面にレジスト９を形成す
る。そして、写真蝕刻法を用いてこのレジスト９を所定
の形状にパターニングする。さらに、イオン注入法を用
いて、レジスト９をマスクとして全面にＮ型不純物、例
えばＰ（リン）をドープする。これにより、Ｐ型ポリシ
リコン膜７のうちレジスト９が上面に形成されていない
部分及びその下方にあるＰ型シリコン膜５は、それぞれ
Ｎ型ポリシリコン膜１０及びＮ型シリコン膜１１とな
る。

【０００４】次に、図７に示したように、アッシングに
よりレジスト９を除去する。そして、ＣＶＤ法を用い
て、全面にシリコン酸化膜１２を形成する。さらに、Ｃ
ＶＤ法を用いて、全面にシリコン窒化膜１３を形成す
る。次に、図８に示したように、シリコン窒化膜１３の
上面に所定の形状にパターニング形成された図示せぬレ
ジストをマスクとして、ＲＩＥ法を用いてシリコン窒化
膜１３及びシリコン酸化膜１２をエッチングする。これ
により、Ｐ型ポリシリコン膜７の上面を一部露出させ
る。さらに、シリコン窒化膜１３をマスクとしてＲＩＥ
法を用いてＰ型ポリシリコン膜７をエッチングする。こ
れにより、コンタクトホール１４が形成され、シリコン
酸化膜６の上面が一部露出される。次に、図９に示した
工程を行なう。つまり、まずＣＶＤ法を用いて全面にシ
リコン窒化膜１５を形成する。そして、異方性エッチン
グ法、例えばＲＩＥ法を用いてこのシリコン窒化膜１５
をエッチングする。これにより、コンタクトホール１４
の側面にのみシリコン窒化膜１５を残し、シリコン酸化
膜６の上面の一部を露出させる。次に、ウェットエッチ
ング法を用いてシリコン酸化膜６の露出した部分をエッ
チングする。これにより、Ｐ型シリコン膜５を露出させ
る。

【０００５】次に、図１０に示したように、ＣＶＤ法を
用いて全面にポリシリコン膜を形成する。そして、イオ
ン注入法を用いて、シリコン窒化膜１３及びシリコン窒
化膜１５をマスクとして全面にＮ型不純物、例えばＡｓ
（砒素）をドープする。そして、Ａｓ（砒素）を熱拡散
することにより、ポリシリコン膜をＮ型ポリシリコン膜
１６とする。次に、図１１に示したように、Ｎ型ポリシ
リコン膜１６の上面に所定の形状にパターニング形成さ
れた図示せぬレジストをマスクとして、異方性エッチン
グ法、例えばＲＩＥ法を用いてＮ型ポリシリコン膜１６
をエッチングする。この際、コンタクトホール１４内に
Ｎ型ポリシリコン膜１６が埋め込まれている状態とす
る。また、このエッチング工程において、シリコン窒化
膜１３をエッチングストッパーとする。そして、アッシ
ングにより図示せぬレジストを除去する。次に、図１２
に示した工程を行なう、つまり、まず全面に露光現像法
を用いて所定の形状に図示せぬレジストをパターニング
形成する。そのレジスト及びＮ型ポリシリコン膜１６を
マスクとして、異方性エッチング法、例えばＲＩＥ法を
用いてシリコン窒化膜１３及びシリコン酸化膜１２を所
定の形状にエッチングする。この際、Ｐ型ポリシリコン
膜７及びＮ型ポリシリコン膜１０をエッチングストッパ
ーとして利用する。さらに、アッシングにより図示せぬ
レジストを除去する。

【０００６】次に、図１３に示したように、スパッタ法
を用いて全面にチタン膜を形成する。そして、熱処理す
ることにより、このチタン膜をＰ型ポリシリコン膜７、
Ｎ型ポリシリコン膜１６、Ｎ型ポリシリコン膜１０と反
応させる。これにより、チタンシリサイド膜１７が形成
される。次に、図１４に示したように、ＣＶＤ法を用い
て全面にＴＥＯＳ膜１９を形成する。特に図示しない
が、その後、必要に応じてＴＥＯＳ膜１９にコンタクト
を形成することとなる。以上のようにして、ＮＰＮ型バ
イポーラトランジスタが形成される。このＮＰＮ型バイ
ポーラトランジスタの構造について図１４を参酌して説
明する。図１４において、ベースはＰ型シリコン膜５及
びＰ型ポリシリコン膜７から成る。また、エミッタはＮ
型ポリシリコン膜１６から成る。コレクタはＮ型シリコ
ン層３、Ｎ＋型拡散層２及びＮ型シリコン膜１１並びに
Ｎ型ポリシリコン膜１０から成る。そして、ベースであ
るＰ型シリコン膜５の下にあるＮ型シリコン層３の横幅
は９００ｎｍ程度、コレクタであるＮ型ポリシリコン膜
１０の下にあるＮ型シリコン層３の横幅は１４００ｎｍ
程度である。さらに、それぞれのＮ型シリコン層３に挟
まれた絶縁膜４の横幅は２４００ｎｍ程度である。さら
に、このＮＰＮ型バイポーラトランジスタを挟むように
して形成される図示せぬ素子分離領域との幅が１０００
ｎｍ程度ずつ必要である。これらから、通常、素子全体
の横幅は６〜７μｍ程度となる。

【０００７】

【発明が解決しようとする課題】従来の技術によると、
図８に既に示した工程のように、エミッタとなるＮ型ポ
リシリコン膜１６を形成するために、エッチング工程に
よりコンタクトホール１４を形成する必要があった。し
かし、このエッチング工程における位置合わせがずれて
しまうと、コンタクトホール１４が形成される位置がず
れてしまう。ここで、例えば図８においてコンタクトホ
ール１４が向かって左側にずれて形成されたとする。す
ると、図９に示したようにウェットエッチング法を用い
てシリコン酸化膜６をエッチングする際に、露出したシ
リコン酸化膜６の左側のシリコン酸化膜６までエッチン
グが進む場合がある。すると、コンタクトホール１４の
左側に形成されていたシリコン酸化膜６が完全にエッチ
ングされてしまうことが生じる。これにより、図１０に
示した工程においてＮ型ポリシリコン膜１６を形成した
ときに、このＮ型ポリシリコン膜１６とベース電極の引
き出し配線であるＰ型ポリシリコン膜７とが電気的に短
絡してしまう。このため、トランジスタとして機能しな
くなるという問題が生じる。つまり、この問題は、エミ
ッタを形成するために位置合わせをする必要があること
から生じるのである。

【０００８】本発明は、上記欠点に鑑みてなされたもの
であり、位置合わせをすることなくエミッタを形成する
ことを目的とする。

【０００９】

【課題を解決するための手段】 本発明にかかる半導体
装置の製造方法は、一導電型半導体層の上面に反対導電
型半導体層が形成された半導体基板の上面の所定の位置
から前記一導電型半導体層の上面に至らない所定の深さ
までを除去して凸部を形成する凸部形成工程と、前記凸
部形成工程で除去した部分に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜の上部を所定の深さまで除去し
て前記凸部の上部を露出させる工程と、前記凸部上及び
前記第１の絶縁膜上に一導電型半導体膜を形成する工程
と、前記第１の絶縁膜上及び前記第１の絶縁膜上に形成
された前記第一導電型半導体膜上に、前記凸部上に形成
された前記一導電型半導体膜の上面が露出する高さにま
で第２の絶縁膜を形成する工程と、前記一導電型半導体
膜上の露出部分に反対導電型半導体膜を形成する工程
と、を具備することを特徴とする。また、本発明にかか
る半導体装置の製造方法は、一導電型半導体層の上面に
反対導電型半導体層が形成された半導体基板の上面の所
定の位置から前記一導電型半導体層の上面に至らない所
定の深さまでを除去して凸部を形成する凸部形成工程
と、前記凸部形成工程で除去した部分に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜の上部を所定の深さ
まで除去して前記凸部の上部を露出させる工程と、前記
凸部上及び前記第１の絶縁膜上に一導電型半導体膜を形
成する工程と、前記第１の絶縁膜及び前記第一導電型半
導体膜の上面に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜を前記第一導電型半導体膜の上面より高い高
さで平坦化する工程と、前記第２の絶縁膜をウェットエ
ッチングして前記凸部の上面に形成された前記一導電型
半導体膜の上面を露出させる工程と、前記一導電型半導
体膜の上面に反対導電型半導体膜を形成する工程と、を
具備することを特徴とする。また、本発明にかかる半導
体装置の製造方法は、一導電型半導体層の上面に反対導
電型半導体層が形成された半導体基板の上面の所定の位
置から前記一導電型半導体層の上面に至らない所定の深
さまでを除去して第１の凸部及び第２の凸部を形成する
凸部形成工程と、前記凸部形成工程で除去した部分に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜の上部
を所定の深さまで除去して前記凸部の上部を露出させる
工程と、第１の凸部上に第１の一導電型半導体膜を、第
２の凸部上に第２の一導電型半導体膜をそれぞれ形成す
る工程と、前記第１の絶縁膜及び前記第１の第一導電型
半導体膜及び第２の第一導電型半導体膜の上面に第２の
絶縁膜を形成する工程と、前記第２の絶縁膜を前記第１
及び第２の第一導電型半導体膜の上面より高い高さで平
坦化する工程と、前記第１の凸部上に形成された前記第
１の一導電型半導体膜を第１の反対導電型半導体膜にす
る工程と、前記第２の絶縁膜をエッチングして前記第２
の一導電型半導体膜及び前記第１の反対導電型半導体膜
を露出させる工程と、少なくとも前記第１の一導電型半
導体膜及び前記第１の反対導電型半導体膜の上面に第２
の反対導電型半導体膜及び第３の反対導電型半導体膜を
それぞれ形成する工程と、を具備することを特徴とする
半導体装置の製造方法。

【００１０】

【００１１】

【００１２】これにより、本発明は、位置合わせをする
ことなくエミッタを形成することを可能とする。

【００１３】

【発明の実施の形態】本発明の実施の形態を図面（図１
５〜図２６）を参酌して説明する。本実施の形態は、本
発明をＮＰＮ型バイポーラトランジスタに利用したもの
である。まず、図１５に示した工程を行なう。つまり、
まず一導電型半導体基板、例えばＰ型シリコン基板５１
の上部にＮ＋型拡散層５２を厚さ数百ｎｍ程度に形成す
る。これには、例えばイオン注入法が用いられる。そし
て、エピタキシャル成長法を用いてＰ型シリコン基板５
１のＮ＋型拡散層５２の上面にＮ型シリコン層７３を形
成する。次に、所定のエッチング工程により、深さ数百
ｎｍ程度のシャロートレンチ（Shallow Trench）７１
及び深さ数千ｎｍ程度のディープトレンチ（Deep Tren
ch）７２を形成する。そして、通常の成膜工程及び平坦
化プロセスを用いて、このディープトレンチ７２に絶縁
膜、例えばポリシリコン膜５３を埋め込む。この際、素
子分離の効果を高めるためにディープトレンチ７２の表
面に図示せぬ酸化膜を形成することが考えられる。そし
て、所定の成膜工程及び平坦化プロセスを用いて、シャ
ロートレンチ７１に絶縁膜、例えばシリコン酸化膜５４
を埋め込む。これにより、素子分離領域が完成する。な
お、このディープトレンチ７２は形成しなくても本実施
の形態の効果を得ることは可能である。また、ディープ
トレンチ７２に埋め込む絶縁膜としてポリシリコン膜５
３を用いたが、シリコン酸化膜でも構わない。この場
合、シリコン酸化膜は比誘電率が小さいため、ディープ
トレンチ７２の表面に酸化膜を形成する必要はなくな
る。

【００１４】次に、図１６に示したように、Ｎ型シリコ
ン層[Ｐ型シリコン基板５１をマスクとしてフッ酸系の
ウェットエッチング法を用いることにより、シリコン酸
化膜５４の上部をエッチングする。これにより、シリコ
ン酸化膜５４とトランジスタの活性領域５５とに数百ｎ
ｍ程度の段差を作り、Ｐ型シリコン基板５１に上面に凸
部が形成される。次に、図１７に示した工程を行なう。
つまり、まず非選択性エピタキシャル成長法を用いて全
面にシリコン膜を厚さ数百ｎｍ程度に形成する。このエ
ピタキシャル工程において、Ｐ型不純物を混ぜてシリコ
ン膜を形成することにより、生成される膜をＰ型のシリ
コン膜とする。そして、回転塗布法を用いて、このＰ型
シリコン膜の上面に図示せぬレジストを塗布する。さら
に、写真蝕刻法を用いてこのレジストを所定の形状にパ
ターニングする。次に、この図示せぬレジストをマスク
として異方性エッチング法、例えばＲＩＥ法を用いてＰ
型シリコン膜をエッチングすることにより、そのＰ型シ
リコン膜を活性領域５５上に接するように残す。これに
より、ベースとなるＰ型シリコン膜５６と、コレクタと
なるＰ型シリコン膜５７とを形成する。ここで、Ｐ型シ
リコン膜５７は形成しなくても構わない。但し、このＰ
型シリコン膜５７を形成しておくと、Ｐ型シリコン膜５
６の上面と段差がなくなり、後の工程（図２６参照）で
コンタクトを形成するのが容易になる利点がある。

【００１５】次に、図１８に示したように、ＣＶＤ法を
用いて全面に絶縁膜、例えばシリコン酸化膜６１を厚さ
数百ｎｍ程度に形成する。このとき、活性領域５５の上
方のシリコン酸化膜６１は凸状になる。さらに、ＣＶＤ
法を用いて全面にポリシリコン膜５８を厚さ数百ｎｍ程
度に形成する。ここで、ポリシリコン膜５８は、後のＣ
ＭＰ工程でストッパー膜として利用するものである。よ
って、ポリシリコン膜５８でなくても、例えばシリコン
窒化膜など、ＣＭＰ工程でストッパー膜となるものであ
れば他の膜でも構わない。次に、図１９に示したよう
に、回転塗布法を用いて全面にレジスト５９を厚さ数百
ｎｍから数千ｎｍ程度に形成する。そして、写真蝕刻法
を用いて、このレジスト５９を所定の形状にパターニン
グする。さらに、レジスト５９をマスクとして異方性エ
ッチング法、例えばＲＩＥ法を用いてポリシリコン膜５
８をエッチングする。このようにして、活性領域５５の
上方のシリコン酸化膜６１の凸状になっている部分の上
面に形成されたポリシリコン膜５８を除去し、シリコン
酸化膜６１の凸状部分を露出させる。次に、図２０に示
したように、レジスト５９をアッシングにより除去す
る。そして、ポリシリコン膜５８をストッパー膜として
平坦化プロセス、例えばＣＭＰ法を用いてシリコン酸化
膜５８を平坦化する。このとき、Ｐ型シリコン膜５６及
びＰ型シリコン膜５７の表面が露出しないようにする。
これは、活性領域５５に平坦化プロセスでスクラッチ
（傷）等のダメージを与えないようにするためである。
また、図２１に示すエッチング工程において活性領域５
５を保護するためでもある。さらに、図２１に示すイオ
ン注入工程においてバッファー膜として利用するためで
ある。

【００１６】次に、図２１に示したように、シリコン酸
化膜６１とエッチング選択比の取れる条件で、例えばダ
ウンフローエッチング法を用いてポリシリコン膜５８を
除去する。さらに、回転塗布法を用いて全面に図示せぬ
レジストを形成する。これを写真蝕刻法により所定の形
状にパターニングする。そして、このレジストをマスク
としてイオン注入法を用いて、Ｐ型シリコン膜５７のう
ち活性領域５５の上面にある部分にＮ型不純物、例えば
Ｐ（リン）を注入する。これにより、Ｐ型シリコン膜５
７は、Ｎ型シリコン膜６０となる。よって、これまでＰ
型シリコン膜５７とＮ＋型拡散層５２との間でＰＮ接合
となっていたものが、Ｎ型シリコン膜６０とＮ＋型拡散
層５２と、双方ともＮ型領域となる。ここで、活性領域
５５に注入するＮ型不純物としては、Ｐの他にＡｓ（砒
素）等が使用できる。但し、ＰはＡｓよりも拡散係数が
大きいため、Ｐを使用した方がより均一に不純物を拡散
させることが可能となる。次に、図２２に示したよう
に、例えばフッ酸系のウェットエッチング法を用いて、
Ｎ型シリコン膜６０及びＰ型シリコン膜５６が表面に露
出するまでシリコン酸化膜６１をエッチングする。ここ
で、フッ酸系のウェットエッチング法を用いるのは、Ｎ
型シリコン膜６０及びＰ型シリコン膜５６の表面に大き
なエッチングダメージを残さないためである。なお、Ｎ
型シリコン膜６０及びＰ型シリコン膜５６の表面のエッ
チングダメージを問題としないのであれば、例えばＲＩ
Ｅ法などの他のエッチング法を用いても構わない。

【００１７】次に、図２３に示した工程を行なう、つま
り、まずＣＶＤ法を用いて、全面にポリシリコン膜を厚
さ数百ｎｍ程度に形成する。そして、イオン注入法を用
いてＮ型不純物、例えばＡｓ（砒素）をポリシリコン膜
に注入する。そして、これをアニールすることにより活
性化し、Ｎ型不純物のドープされたＮ型ポリシリコン膜
６２を形成する。なお、ポリシリコン膜にＮ型不純物を
注入する方法でなくても、ＣＶＤ法によりポリシリコン
膜を形成する際にＮ型不純物をドープする方法でも構わ
ない。ここで、Ｎ型不純物としてＰ（リン)等も使用で
きるが、Ａｓ（砒素）はＰ（リン）よりも拡散係数が小
さいことから、Ａｓを用いた方がエミッタを微細化する
ことが可能となる。さらに、Ｎ型ポリシリコン膜６２の
上面に露光現像法を用いて所定の形状にパターニングさ
れた図示せぬレジストをマスクとして、異方性エッチン
グ法、例えばＲＩＥ法を用いてＮ型ポリシリコン膜６２
を所定の形状にパターニングする。このとき、Ｎ型ポリ
シリコン膜６２はＮ型シリコン膜６０又はＰ型シリコン
膜５６と電気的に接続されるように残しておく。なお、
このエッチング工程において、シリコン酸化膜６１は、
エッチングストッパーとして利用される。

【００１８】次に、図２４に示した工程を行なう。つま
り、まず回転塗布法を用いて、全面にレジスト６３を厚
さ数百ｎｍから数千ｎｍ程度に形成する。そして、この
レジスト６３及びＮ型ポリシリコン膜６２をマスクとし
て異方性エッチング法、例えばＲＩＥ法を用いてシリコ
ン酸化膜６１をエッチングする。これにより、Ｐ型シリ
コン膜５６の表面の一部を露出させる。この際、Ｐ型シ
リコン膜５６はエッチングストッパーとして利用され
る。次に、図２５に示したように、アッシングによりレ
ジスト６３を除去する。そして、成膜工程、例えばスパ
ッタ法を用いて全面に図示せぬチタン膜を厚さ数十ｎｍ
程度に形成する。さらに、熱処理することにより、その
チタン膜とＮ型ポリシリコン膜６２、チタン膜とＰ型シ
リコン膜５６とをそれぞれ反応させる。これにより、チ
タンシリサイド膜６４が形成される。このチタンシリサ
イド膜６４を形成すると、ポリシリコン膜よりも低抵抗
となる効果がある。さらに、過酸化水素水と硫酸の混合
液を用いて、熱処理で未反応のチタン膜を除去する。次
に、図２６に示したように、ＣＶＤ法を用いて、全面に
例えばシリコン酸化膜からなる層間絶縁膜６７を厚さ数
百ｎｍから数千ｎｍ程度に形成する。さらに、通常のエ
ッチング工程及び成膜工程により、例えばアルミ膜から
なる金属配線６８、６９、７０を形成する。ここで、金
属配線６８、６９、７０は、それぞれチタンシリサイド
膜６４、６５、６６に接続される。

【００１９】以上のようにして、図２６に示したＮＰＮ
型バイポーラトランジスタが形成される。このＮＰＮ型
バイポーラトランジスタの構成について説明する。ま
ず、ベースはＰ型シリコン膜５６及びチタンシリサイド
膜６４並びにこれと電気的に接続されている金属配線６
６から成る。そして、エミッタは、ベースであるＰ型シ
リコン膜５６の上面に形成されたＮ型ポリシリコン膜６
２及びチタンシリサイド膜６５並びに金属配線６９から
成る。さらに、コレクタは、Ｎ型シリコン膜６０とその
上面に形成されたＮ型ポリシリコン膜６２及びチタンシ
リサイド膜６６並びに金属配線７０から成る。なお、図
２４から図２５に示した工程を省略して、チタンシリサ
イド膜６４、６５、６６を形成しなくても本発明の効果
を得ることは可能である。また、以上の工程において、
Ｎ型とＰ型とを入れ替えることで、ＰＮＰ型バイポーラ
トランジスタを形成することが可能となる。この場合
も、本実施の形態と同様の効果を得ることが可能とな
る。さらに、本実施の形態により形成されるＮＰＮ型バ
イポーラトランジスタでは、ベースとなるＰ型シリコン
膜５６の下に形成されている活性領域５５の横幅は３０
０ｎｍ程度とすることが可能となる。また、コレクタと
なるＮ型シリコン膜６０の下に形成されている活性領域
５５の横幅は８００ｎｍ程度とすることが可能となる。
さらに、それらの活性領域５５に挟まれたシリコン酸化
膜５４の横幅は１６００ｎｍ程度とすることが可能とな
る。さらに、このＮＰＮ型バイポーラトランジスタを挟
むようにして形成される図示せぬ素子分離領域との幅を
５００ｎｍ程度とすることが可能となる。これらから、
本実施の形態によれば、素子全体の横幅を３〜４μｍ程
度にすることが可能となる。

【００２０】以上のように、本実施の形態によると、位
置合わせをすることなくエミッタを形成することが可能
となる。また、従来の方法によると位置合わせの精度を
考慮して、パターンの幅に余裕をもたせておく必要があ
った。これに対し、本実施の形態によれば、位置合わせ
をすることなくエミッタを形成することが可能となるた
め、素子の微細化、消費電力の低減、高速動作の向上が
可能となる。また、ベース及びエミッタ並びにコレクタ
においてそれぞれチタンシリサイド膜６４、６５、６６
を形成することにより、低抵抗なベース及びエミッタ並
びにコレクタを得ることが可能となる。さらに、Ｎ型シ
リコン層７３をエピタキシャル成長法で形成することに
より、コレクタを低抵抗とすることが可能となる。

【００２１】

【発明の効果】本発明は、位置合わせをすることなくエ
ミッタを形成することを可能とする。

【図面の簡単な説明】

【図１】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図２】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図３】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図４】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図５】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図６】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図７】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図８】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図９】 従来のＮＰＮ型バイポーラトランジスタの製
造工程断面図。

【図１０】 従来のＮＰＮ型バイポーラトランジスタの
製造工程断面図。

【図１１】 従来のＮＰＮ型バイポーラトランジスタの
製造工程断面図。

【図１２】 従来のＮＰＮ型バイポーラトランジスタの
製造工程断面図。

【図１３】 従来のＮＰＮ型バイポーラトランジスタの
製造工程断面図。

【図１４】 従来のＮＰＮ型バイポーラトランジスタの
製造工程断面図。

【図１５】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図１６】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図１７】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図１８】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図１９】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図２０】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図２１】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図２２】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図２３】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図２４】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図２５】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【図２６】 本発明の実施の形態にかかるＮＰＮ型バイ
ポーラトランジスタの製造工程断面図。

【符号の説明】

１・・・・Ｐ型シリコン基板、２・・・・Ｎ＋型拡散層、３・・・・
Ｎ＋型シリコン層、４・・・・絶縁膜、５・・・・Ｐ型シリコン
膜、６・・・・シリコン酸化膜、７・・・・Ｐ型ポリシリコン
膜、８・・・・レジスト、９・・・・レジスト、１０・・・・Ｎ型ポ
リシリコン膜、１１・・・・Ｎ型シリコン膜、１２・・・・シリ
コン酸化膜、１３・・・・シリコン窒化膜、１４・・・・コンタ
クトホール、１５・・・・シリコン窒化膜、１６・・・・Ｎ型ポ
リシリコン膜、１７・・・・チタンシリサイド膜、１９・・・・
ＴＥＯＳ膜、５１・・・・Ｐ型シリコン基板、５２・・・・Ｎ＋
型拡散層、５３・・・・シリコン酸化膜、５４・・・・シリコン
酸化膜、５５・・・・活性領域、５６・・・・Ｐ型シリコン膜、
５７・・・・Ｐ型シリコン膜、５８・・・・ポリシリコン膜、５
９・・・・レジスト、６０・・・・Ｎ型シリコン膜、６１・・・・シ
リコン酸化膜、６２・・・・Ｎ型ポリシリコン膜、６３・・・・
レジスト、６４・・・・チタンシリサイド膜、６５・・・・チタ
ンシリサイド膜、６６・・・・チタンシリサイド膜、６７・・
・・層間絶縁膜、６８・・・・金属配線、６９・・・・金属配線、
７０・・・・金属配線、７１・・・・シャロートレンチ、７２・・
・・ディープトレンチ、７３・・・・Ｎ型シリコン層。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型半導体層の上面に反対導電型半
   導体層が形成された半導体基板の上面の所定の位置から
   前記一導電型半導体層の上面に至らない所定の深さまで
   を除去して凸部を形成する凸部形成工程と、 前記凸部形成工程で除去した部分に第１の絶縁膜を形成
   する工程と、 前記第１の絶縁膜の上部を所定の深さまで除去して前記
   凸部の上部を露出させる工程と、 前記凸部上及び前記第１の絶縁膜上に一導電型半導体膜
   を形成する工程と、 前記第１の絶縁膜上及び前記第１の絶縁膜上に形成され
   た前記第一導電型半導体膜上に、前記凸部上に形成され
   た前記一導電型半導体膜の上面が露出する高さにまで第
   ２の絶縁膜を形成する工程と、 前記一導電型半導体膜上の露出部分に反対導電型半導体
   膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
2. 【請求項２】 一導電型半導体層の上面に反対導電型半
   導体層が形成された半導体基板の上面の所定の位置から
   前記一導電型半導体層の上面に至らない所定の深さまで
   を除去して凸部を形成する凸部形成工程と、 前記凸部形成工程で除去した部分に第１の絶縁膜を形成
   する工程と、 前記第１の絶縁膜の上部を所定の深さまで除去して前記
   凸部の上部を露出させる工程と、 前記凸部上及び前記第１の絶縁膜上に一導電型半導体膜
   を形成する工程と、 前記第１の絶縁膜及び前記第一導電型半導体膜の上面に
   第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を前記第一導電型半導体膜の上面より
   高い高さで平坦化する工程と、 前記第２の絶縁膜をウェットエッチングして前記凸部の
   上面に形成された前記一導電型半導体膜の上面を露出さ
   せる工程と、 前記一導電型半導体膜の上面に反対導電型半導体膜を形
   成する工程と、 を具備することを特徴とする半導体装置の製造方法。
3. 【請求項３】 一導電型半導体層の上面に反対導電型半
   導体層が形成された半導体基板の上面の所定の位置から
   前記一導電型半導体層の上面に至らない所定の深さまで
   を除去して第１の凸部及び第２の凸部を形成する凸部形
   成工程と、 前記凸部形成工程で除去した部分に第１の絶縁膜を形成
   する工程と、 前記第１の絶縁膜の上部を所定の深さまで除去して前記
   凸部の上部を露出させる工程と、 第１の凸部上に第１の一導電型半導体膜を、第２の凸部
   上に第２の一導電型半導体膜をそれぞれ形成する工程
   と、 前記第１の絶縁膜及び前記第１の第一導電型半導体膜及
   び第２の第一導電型半導体膜の上面に第２の絶縁膜を形
   成する工程と、 前記第２の絶縁膜を前記第１及び第２の第一導電型半導
   体膜の上面より高い高さで平坦化する工程と、 前記第１の凸部上に形成された前記第１の一導電型半導
   体膜を第１の反対導電型半導体膜にする工程と、 前記第２の絶縁膜をエッチングして前記第２の一導電型
   半導体膜及び前記第１の反対導電型半導体膜を露出させ
   る工程と、 少なくとも前記第１の一導電型半導体膜及び前記第１の
   反対導電型半導体膜の上面に第２の反対導電型半導体膜
   及び第３の反対導電型半導体膜をそれぞれ形成する工程
   と、 を具備することを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記反対導電型半導体層の上面から所定
   の深さまではエピタキシャル成長法により形成された反
   対導電型半導体層であることを特徴とする請求項１乃至
   ３記載の半導体装置の製造方法。