JPH06177390A - 絶縁ゲート型バイポーラトランジスタの製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタの製造方法Info
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- JPH06177390A JPH06177390A JP32586792A JP32586792A JPH06177390A JP H06177390 A JPH06177390 A JP H06177390A JP 32586792 A JP32586792 A JP 32586792A JP 32586792 A JP32586792 A JP 32586792A JP H06177390 A JPH06177390 A JP H06177390A
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Abstract
(57)【要約】
【目的】高耐圧化のために厚い高抵抗率層を必要とする
ＩＧＢＴの半導体基体をエピタキシャル法あるいは熱拡
散法のようにＩＧＢＴ構造形成の表面部に欠陥を生ずる
方法を用いないで作製する。 【構成】半導体基体を半導体基板のはり合わせ技術を用
いて作製する。すなわち、ｎ- シリコンウエーハと表面
上にｎ+ エピタキシャル層を成長させたｐ+シリコンウ
エーハとはり合わせるか、表面上にｎ+ エピタキシャル
層を成長させたｎ- シリコンウエーハとｐ+ シリコンウ
エーハをはり合わせることにより、ｐ + −ｎ+ −ｎ- 構
造の半導体基体を得る。この基体のｎ- 層の表面層に選
択的にｐ層を、その表面層に選択的にｎ+ エミッタ層を
形成する。
ＩＧＢＴの半導体基体をエピタキシャル法あるいは熱拡
散法のようにＩＧＢＴ構造形成の表面部に欠陥を生ずる
方法を用いないで作製する。 【構成】半導体基体を半導体基板のはり合わせ技術を用
いて作製する。すなわち、ｎ- シリコンウエーハと表面
上にｎ+ エピタキシャル層を成長させたｐ+シリコンウ
エーハとはり合わせるか、表面上にｎ+ エピタキシャル
層を成長させたｎ- シリコンウエーハとｐ+ シリコンウ
エーハをはり合わせることにより、ｐ + −ｎ+ −ｎ- 構
造の半導体基体を得る。この基体のｎ- 層の表面層に選
択的にｐ層を、その表面層に選択的にｎ+ エミッタ層を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、縦型のバイポーラトラ
ンジスタの表面上にＭＯＳ構造を有する絶縁ゲート型バ
イポーラトランジスタ (以下ＩＧＢＴと略す) の製造方
法に関する。
ンジスタの表面上にＭＯＳ構造を有する絶縁ゲート型バ
イポーラトランジスタ (以下ＩＧＢＴと略す) の製造方
法に関する。
【０００２】
【従来の技術】電圧駆動できると共にオン抵抗の小さい
電力用スイッチング素子としてＩＧＢＴが多く用いられ
るようになった。図２はＩＧＢＴの断面構造を示し、ｐ
+ コレクタ層３の上にｎ+ バッファ層２を介して積層さ
れたｎ- 層１の表面層に選択的にｐ層４が形成され、そ
のｐ層４の表面層に選択的にｎ+ エミッタ層５が形成さ
れている。そしてｐ層４のｎ- 層１とｎ+ 層５にはさま
れた部分の上にゲート絶縁膜６を介してゲート電極７が
設けられ、またｐ+ 層３に接触するコレクタ電極８、ｎ
+ エミッタ層５とｐ層４に共通に接触するエミッタ電極
９がそれぞれ設けられる。
電力用スイッチング素子としてＩＧＢＴが多く用いられ
るようになった。図２はＩＧＢＴの断面構造を示し、ｐ
+ コレクタ層３の上にｎ+ バッファ層２を介して積層さ
れたｎ- 層１の表面層に選択的にｐ層４が形成され、そ
のｐ層４の表面層に選択的にｎ+ エミッタ層５が形成さ
れている。そしてｐ層４のｎ- 層１とｎ+ 層５にはさま
れた部分の上にゲート絶縁膜６を介してゲート電極７が
設けられ、またｐ+ 層３に接触するコレクタ電極８、ｎ
+ エミッタ層５とｐ層４に共通に接触するエミッタ電極
９がそれぞれ設けられる。
【０００３】このようなＩＧＢＴを製造するためには、
ｎ- −ｎ+ −ｐ+ の層構造をもったウエーハが使用され
る。図３はそのようなウエーハの濃度プロファイルを断
面構造と共に示し、一般に抵抗率0.01Ω・cm以下のｐ+
基板３上にｎ+ 層２およびｎ - 層１をエピタキシャル法
により積層して作られる。
ｎ- −ｎ+ −ｐ+ の層構造をもったウエーハが使用され
る。図３はそのようなウエーハの濃度プロファイルを断
面構造と共に示し、一般に抵抗率0.01Ω・cm以下のｐ+
基板３上にｎ+ 層２およびｎ - 層１をエピタキシャル法
により積層して作られる。
【０００４】
【発明が解決しようとする課題】ＩＧＢＴの最近の高耐
圧化傾向に伴い、ｎ- 層１に高抵抗率でかつ厚いものが
必要となってきた。例えば2.５ｋＶの耐圧をもつＩＧＢ
Ｔの場合、ｎ- 層１が抵抗率200 Ω・cmで200 μｍ厚が
必要となる。ところが、エピタキシャル成長でこのｎ-
層１を形成すると、転位、積層欠陥、突起などが発生
し、例えばＩ−Ｖ特性不良、ライフタイム短縮などの現
象が起こる。このため、満足すべき特性をもつＩＧＢＴ
の製造が困難である。また、200 μｍ程度の厚さ層を形
成するためにはエピタキシャル成長時間が10時間以上と
長くなり、ウエーハのコストが高くなるという問題もあ
る。
圧化傾向に伴い、ｎ- 層１に高抵抗率でかつ厚いものが
必要となってきた。例えば2.５ｋＶの耐圧をもつＩＧＢ
Ｔの場合、ｎ- 層１が抵抗率200 Ω・cmで200 μｍ厚が
必要となる。ところが、エピタキシャル成長でこのｎ-
層１を形成すると、転位、積層欠陥、突起などが発生
し、例えばＩ−Ｖ特性不良、ライフタイム短縮などの現
象が起こる。このため、満足すべき特性をもつＩＧＢＴ
の製造が困難である。また、200 μｍ程度の厚さ層を形
成するためにはエピタキシャル成長時間が10時間以上と
長くなり、ウエーハのコストが高くなるという問題もあ
る。
【０００５】そこで、エピタキシャル法で形成したウエ
ーハの代わりに、ＦＺ結晶ウエーハを用いる方法があ
る。すなわち、耐圧2.５ｋＶの高耐圧ＩＧＢＴの製造を
抵抗率200 Ω・cmで300 μｍ厚のＦＺ結晶ウエーハから
出発する。しかし、この場合は図３の濃度プロファイル
を得るためには、ｎ+ 層２、ｐ+ 層３を形成する必要が
ある。そのためには裏面側から二度の熱拡散を行わざる
を得ないが、ウエーハの表面側にｐ層４、ｎ+ 層５など
のＩＧＢＴ構造を形成するのに必要な熱拡散以外にこの
熱拡散以外にこの熱拡散工程が入るため、ＩＧＢＴ構造
部に欠陥が生じやすく、エピタキシャル法の場合と同様
にＩ−Ｖ特性不良やライフタイム短縮の問題が生ずる。
ーハの代わりに、ＦＺ結晶ウエーハを用いる方法があ
る。すなわち、耐圧2.５ｋＶの高耐圧ＩＧＢＴの製造を
抵抗率200 Ω・cmで300 μｍ厚のＦＺ結晶ウエーハから
出発する。しかし、この場合は図３の濃度プロファイル
を得るためには、ｎ+ 層２、ｐ+ 層３を形成する必要が
ある。そのためには裏面側から二度の熱拡散を行わざる
を得ないが、ウエーハの表面側にｐ層４、ｎ+ 層５など
のＩＧＢＴ構造を形成するのに必要な熱拡散以外にこの
熱拡散以外にこの熱拡散工程が入るため、ＩＧＢＴ構造
部に欠陥が生じやすく、エピタキシャル法の場合と同様
にＩ−Ｖ特性不良やライフタイム短縮の問題が生ずる。
【０００６】本発明の目的は、上記の問題を解決し、特
性不良が生ぜず、コストの低いＩＧＢＴの製造方法を提
供することにある。
性不良が生ぜず、コストの低いＩＧＢＴの製造方法を提
供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、第一導電形の高抵抗率の第一層の一側に
第一導電形の低抵抗率の第二層を介して第二導電形の低
抵抗率の第三層を備えた半導体基体の第一層の表面層に
選択的に第二導電形の第四層を、さらにその第四層の表
面層に選択的に第一導電形の第五層を形成するＩＧＢＴ
の製造方法において、２枚の半導体基板をはり合わせて
作製された第一層、第二層および第三層からなる半導体
基体を用いるものとする。そして、半導体基体を、第一
導電形の高抵抗率基板と、それぞれ第一導電形および第
二導電形の低抵抗率層が隣接する基板とをはり合わせて
作製するか、あるいはそれぞれ第一導電形の高抵抗率層
および低抵抗率層が隣接する基板と第二導電形の低抵抗
率基板とをはり合わせて作製することが有効である。ま
た、作製した半導体基体の第三層を加工して厚さ15μｍ
以下のコレクタ層とし、そのコレクタ層の表面から選択
的に不純物を拡散して第二層に達する第一導電形の複数
の低抵抗率層を形成し、コレクタ層と共通にコレクタ電
極を接触させてコレクタ短絡型にすること、あるいは作
製した半導体基体の第三層を加工して厚さ15μｍ以下の
コレクタ層とし、そのコレクタ層の表面から選択的に不
純物を拡散して第二層に達する第一導電形の低抵抗率層
を形成し、コレクタ層と共通にコレクタ電極に接触させ
て逆導通型にすることも有効である。
めに本発明は、第一導電形の高抵抗率の第一層の一側に
第一導電形の低抵抗率の第二層を介して第二導電形の低
抵抗率の第三層を備えた半導体基体の第一層の表面層に
選択的に第二導電形の第四層を、さらにその第四層の表
面層に選択的に第一導電形の第五層を形成するＩＧＢＴ
の製造方法において、２枚の半導体基板をはり合わせて
作製された第一層、第二層および第三層からなる半導体
基体を用いるものとする。そして、半導体基体を、第一
導電形の高抵抗率基板と、それぞれ第一導電形および第
二導電形の低抵抗率層が隣接する基板とをはり合わせて
作製するか、あるいはそれぞれ第一導電形の高抵抗率層
および低抵抗率層が隣接する基板と第二導電形の低抵抗
率基板とをはり合わせて作製することが有効である。ま
た、作製した半導体基体の第三層を加工して厚さ15μｍ
以下のコレクタ層とし、そのコレクタ層の表面から選択
的に不純物を拡散して第二層に達する第一導電形の複数
の低抵抗率層を形成し、コレクタ層と共通にコレクタ電
極を接触させてコレクタ短絡型にすること、あるいは作
製した半導体基体の第三層を加工して厚さ15μｍ以下の
コレクタ層とし、そのコレクタ層の表面から選択的に不
純物を拡散して第二層に達する第一導電形の低抵抗率層
を形成し、コレクタ層と共通にコレクタ電極に接触させ
て逆導通型にすることも有効である。
【０００８】
【作用】はり合わせ技術を用いれば、第一導電形で高抵
抗率の厚い半導体基板、あるいはその一面に第一導電形
で低抵抗率の第二層を積層した半導体基板から第一、第
二、第三層の積層基体を作製することができ、ＩＧＢＴ
構造の第四、第五層が形成される表面層部分に、エピタ
キシャル成長時あるいは熱拡散時に生ずる欠陥がなくな
るため、特性不良が生じない。
抗率の厚い半導体基板、あるいはその一面に第一導電形
で低抵抗率の第二層を積層した半導体基板から第一、第
二、第三層の積層基体を作製することができ、ＩＧＢＴ
構造の第四、第五層が形成される表面層部分に、エピタ
キシャル成長時あるいは熱拡散時に生ずる欠陥がなくな
るため、特性不良が生じない。
【０００９】
【実施例】以下、図２、図３と共通の部分に同一の符号
を付した図を引用して本発明のいくつかの実施例につい
て述べる。 実施例１：図１(a) に示すように、ｎ形、抵抗率200 Ω
・ｃｍ、厚さ300 μｍのシリコンＦＺウエーハ10とｐ
形、抵抗率0.01Ω・cm、厚さ400 μｍのシリコンウエー
ハ３を用意した。次にシリコンウエーハ３の上にｎ形、
抵抗率0.１Ω・cm、厚さ10μｍのｎ+ 層２をエピタキシ
ャル成長させた〔図１(b) 〕。そしてこの２枚のウエー
ハを重合わせ、清浄な雰囲気中で1000℃近くに加熱して
接着させた〔図１(c)〕。このはり合わせ技術の際の取
扱いやすさのため、厚さ300 μｍのｎ形ウエーハ10を用
いたが、必要なｎ- 層１の厚さ200 μｍにするため、ウ
エーハ10の表面を100 μｍラップポリッシュした〔図１
(d) 〕。このはり合わせウエーハを用いて図２に示す構
造のＩＧＢＴを従来と同じ工程により製造した。 実施例２：図４(a) に示すように、図１(a) と同様、ｎ
形、抵抗率200 Ω・cm、厚さ300μｍのシリコンウエー
ハ10と、ｐ形、抵抗率0.01Ω・cm、厚さ400 μｍのシリ
コンウエーハ３を用意した。次に、エピタキシャル成長
でウエーハ10の一面上にｎ形、抵抗率0.１Ω・cm、厚さ
10μｍの層２を形成した〔図４(b) 〕。そして、２枚の
ウエーハを実施例１と同様の方法ではり合わせた〔図４
(c) 〕。最後に、ウエーハ10を100 μｍラップポリッシ
ュしてｎ- 層１とした〔図４(d) 〕。このはり合わせウ
エーハを用いて図２に示す構造のＩＧＢＴを製造した。
なお、ｎ層２をエピタキシャル成長でなく、りんイオン
の注入およびアニールによりｎ- ウエーハ10の表面層に
形成することもできる。 実施例３：実施例１あるいは実施例２によって作製した
ｎ- −ｎ+ −ｐ+ ウエーハを半導体基体20として用い
た。積層されたｎ- 層１は、抵抗率200 Ω・cm、厚さ20
0 μｍ、ｎ+ 層２は抵抗率0.１Ω・cm、厚さ10μｍ、ｐ
+ 層３は抵抗率0.01Ω・cm、厚さ400 μｍである〔図５
(a) 〕。次に、ｐ+ 層３をラップポリッシュにより10μ
ｍの厚さのｐ+ 層31とした〔図５(b) 〕。次に酸化膜11
を被着し、窓12を開け、不純物拡散によりｎ++層13を形
成した〔図５(c) 〕。この基体を用いることにより、図
６に示すようにｎ++層13を短絡層とするアノードショー
ト( コレクタショート) 型ＩＧＢＴが製造することがで
きた。 実施例４：実施例３と同様にｎ- −ｎ+ −ｐ+ 構造の半
導体基体20を用い〔図７(a) 〕、ｐ+ 層31を10μｍの厚
さにし〔図７(b) 〕、酸化膜11被着、窓12開け、イオン
注入、アニールによりｎ++層14を形成した〔図７(c)
〕。この基体を用いることにより、図８に示すような
ｎ++層14、ｎ- 層１、ｐ層15からなるダイオード部を有
する逆導通ＩＧＢＴを製造することができた。
を付した図を引用して本発明のいくつかの実施例につい
て述べる。 実施例１：図１(a) に示すように、ｎ形、抵抗率200 Ω
・ｃｍ、厚さ300 μｍのシリコンＦＺウエーハ10とｐ
形、抵抗率0.01Ω・cm、厚さ400 μｍのシリコンウエー
ハ３を用意した。次にシリコンウエーハ３の上にｎ形、
抵抗率0.１Ω・cm、厚さ10μｍのｎ+ 層２をエピタキシ
ャル成長させた〔図１(b) 〕。そしてこの２枚のウエー
ハを重合わせ、清浄な雰囲気中で1000℃近くに加熱して
接着させた〔図１(c)〕。このはり合わせ技術の際の取
扱いやすさのため、厚さ300 μｍのｎ形ウエーハ10を用
いたが、必要なｎ- 層１の厚さ200 μｍにするため、ウ
エーハ10の表面を100 μｍラップポリッシュした〔図１
(d) 〕。このはり合わせウエーハを用いて図２に示す構
造のＩＧＢＴを従来と同じ工程により製造した。 実施例２：図４(a) に示すように、図１(a) と同様、ｎ
形、抵抗率200 Ω・cm、厚さ300μｍのシリコンウエー
ハ10と、ｐ形、抵抗率0.01Ω・cm、厚さ400 μｍのシリ
コンウエーハ３を用意した。次に、エピタキシャル成長
でウエーハ10の一面上にｎ形、抵抗率0.１Ω・cm、厚さ
10μｍの層２を形成した〔図４(b) 〕。そして、２枚の
ウエーハを実施例１と同様の方法ではり合わせた〔図４
(c) 〕。最後に、ウエーハ10を100 μｍラップポリッシ
ュしてｎ- 層１とした〔図４(d) 〕。このはり合わせウ
エーハを用いて図２に示す構造のＩＧＢＴを製造した。
なお、ｎ層２をエピタキシャル成長でなく、りんイオン
の注入およびアニールによりｎ- ウエーハ10の表面層に
形成することもできる。 実施例３：実施例１あるいは実施例２によって作製した
ｎ- −ｎ+ −ｐ+ ウエーハを半導体基体20として用い
た。積層されたｎ- 層１は、抵抗率200 Ω・cm、厚さ20
0 μｍ、ｎ+ 層２は抵抗率0.１Ω・cm、厚さ10μｍ、ｐ
+ 層３は抵抗率0.01Ω・cm、厚さ400 μｍである〔図５
(a) 〕。次に、ｐ+ 層３をラップポリッシュにより10μ
ｍの厚さのｐ+ 層31とした〔図５(b) 〕。次に酸化膜11
を被着し、窓12を開け、不純物拡散によりｎ++層13を形
成した〔図５(c) 〕。この基体を用いることにより、図
６に示すようにｎ++層13を短絡層とするアノードショー
ト( コレクタショート) 型ＩＧＢＴが製造することがで
きた。 実施例４：実施例３と同様にｎ- −ｎ+ −ｐ+ 構造の半
導体基体20を用い〔図７(a) 〕、ｐ+ 層31を10μｍの厚
さにし〔図７(b) 〕、酸化膜11被着、窓12開け、イオン
注入、アニールによりｎ++層14を形成した〔図７(c)
〕。この基体を用いることにより、図８に示すような
ｎ++層14、ｎ- 層１、ｐ層15からなるダイオード部を有
する逆導通ＩＧＢＴを製造することができた。
【００１０】
【発明の効果】本発明によれば、はり合わせ技術を用い
ることにより、高耐圧化のために厚くなる高抵抗率層に
単結晶バージンウエーハを当てることができ、エピタキ
シャル技術により高抵抗率層を形成する場合や、低抵抗
率層を熱拡散で形成する場合のように、ＩＧＢＴ構造を
形成する高抵抗率層表面部の欠陥の発生がなく、特性の
良好なＩＧＢＴを製造することができた。また、コレク
タ短絡型や逆導通型にする場合にも支障がなく、良好な
Ｉ−Ｖ特性、ライフタイム特性を得ることができた。
ることにより、高耐圧化のために厚くなる高抵抗率層に
単結晶バージンウエーハを当てることができ、エピタキ
シャル技術により高抵抗率層を形成する場合や、低抵抗
率層を熱拡散で形成する場合のように、ＩＧＢＴ構造を
形成する高抵抗率層表面部の欠陥の発生がなく、特性の
良好なＩＧＢＴを製造することができた。また、コレク
タ短絡型や逆導通型にする場合にも支障がなく、良好な
Ｉ−Ｖ特性、ライフタイム特性を得ることができた。
【図１】本発明の第一実施例の半導体基体作製工程を
(a) ないし(d) の順に示す断面図
(a) ないし(d) の順に示す断面図
【図２】本発明の第一、第二の実施例により製造される
ＩＧＢＴの断面図
ＩＧＢＴの断面図
【図３】ＩＧＢＴの製造に用いられる半導体基体の不純
物プロファイル図
物プロファイル図
【図４】本発明の第二の実施例の半導体基体作製工程を
(a) ないし(d) の順に示す断面図
(a) ないし(d) の順に示す断面図
【図５】本発明の第三の実施例の半導体基体作製工程を
(a) ないし(c) の順に示す断面図
(a) ないし(c) の順に示す断面図
【図６】本発明の第三の実施例により製造されるアノー
ド・ショート型ＩＧＢＴの断面図
ド・ショート型ＩＧＢＴの断面図
【図７】本発明の第四の実施例の半導体基体作製工程を
（ａ) ないし(c) の順に示す断面図
（ａ) ないし(c) の順に示す断面図
【図８】本発明の第四の実施例により製造される逆導通
ＩＧＢＴの断面図
ＩＧＢＴの断面図
１ ｎ- 層 ２ ｎ+ 層 ３ ｐ+ 層 ４ ｐ層 ５ ｎ+ エミッタ層 ６ ゲート絶縁膜 ７ ゲート電極 ８ コレクタ電極 ９ エミッタ電極 １０ ｎ形シリコンウエーハ １３ ｎ++短絡層 １４ ダイオード部ｎ++層 １５ ダイオード部ｐ層 ３１ ｐ+ 層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 9168−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｙ
Claims (5)
- 【請求項１】第一導電形の高抵抗率の第一層の一側に第
一導電形の低抵抗率の第二層を介して第二導電形の低抵
抗率の第三層を備えた半導体基体の第一層の表面層に選
択的に第二導電形の第四層を、さらにその第四層の表面
層に選択的に第一導電形の第五層を形成する絶縁ゲート
型バイポーラトランジスタの製造方法において、２枚の
半導体基板をはり合わせて作製された第一層、第二層お
よび第三層からなる半導体基体を用いることを特徴とす
る絶縁ゲート型バイポーラトランジスタの製造方法。 - 【請求項２】半導体基体を、第一導電形の高抵抗率基板
と、それぞれ第一導電形および第二導電形の低抵抗率層
が隣接する基板とをはり合わせて作製する請求項１記載
の絶縁ゲート型バイポーラトランジスタの製造方法。 - 【請求項３】半導体基体を、それぞれ第一導電形の高抵
抗率層および低抵抗率層が隣接する基板と第二導電形の
低抵抗率基板とをはり合わせて作製する請求項１記載の
絶縁ゲート型バイポーラトランジスタの製造方法。 - 【請求項４】作製した半導体基体の第三層を加工して厚
さ15μｍ以下のコレクタ層とし、そのコレクタ層の表面
から選択的に不純物を拡散して第二層に達する第一導電
形の複数の低抵抗率層を形成し、コレクタ層と共通にコ
レクタ電極を接触させてコレクタ短絡型にする請求項
１、２あるいは３記載の絶縁ゲート型バイポーラトラン
ジスタの製造方法。 - 【請求項５】作製した半導体基体の第三層を加工して厚
さ15μｍ以下のコレクタ層とし、そのコレクタ層の表面
から選択的に不純物を拡散して第二層に達する第一導電
形の低抵抗率層を形成し、コレクタ層と共通にコレクタ
電極を接触させて逆導通型にする請求項１、２あるいは
３記載の絶縁ゲート型バイポーラトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32586792A JPH06177390A (ja) | 1992-12-07 | 1992-12-07 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32586792A JPH06177390A (ja) | 1992-12-07 | 1992-12-07 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177390A true JPH06177390A (ja) | 1994-06-24 |
Family
ID=18181506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32586792A Pending JPH06177390A (ja) | 1992-12-07 | 1992-12-07 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177390A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008524834A (ja) * | 2004-12-16 | 2008-07-10 | アーベーベー・テヒノロギー・アーゲー | 電力半導体 |
| JP2011049384A (ja) * | 2009-08-27 | 2011-03-10 | Fuji Electric Systems Co Ltd | 半導体装置の製造方法 |
| JP2016032105A (ja) * | 2014-07-29 | 2016-03-07 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 逆導通型ｉｇｂｔ |
| JP2017168801A (ja) * | 2016-03-11 | 2017-09-21 | 株式会社Sumco | ｐｎ接合シリコンウェーハの製造方法 |
| JP2018101746A (ja) * | 2016-12-21 | 2018-06-28 | 株式会社Sumco | ｐｎ接合シリコンウェーハの製造方法およびｐｎ接合シリコンウェーハ |
| DE102017203996B4 (de) | 2016-03-11 | 2024-05-29 | Sumco Corporation | p-n-Übergangssiliziumwafer-Herstellungsverfahren |
-
1992
- 1992-12-07 JP JP32586792A patent/JPH06177390A/ja active Pending
Cited By (7)
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