JPS6245710B2 - - Google Patents
Info
- Publication number
- JPS6245710B2 JPS6245710B2 JP54082395A JP8239579A JPS6245710B2 JP S6245710 B2 JPS6245710 B2 JP S6245710B2 JP 54082395 A JP54082395 A JP 54082395A JP 8239579 A JP8239579 A JP 8239579A JP S6245710 B2 JPS6245710 B2 JP S6245710B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance
- low
- electrode
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000012535 impurity Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000011888 foil Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000010008 shearing Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は大容量素子の製作を実現することを目
的とした電界効果形サイリスタ（以下、SIサイリ
スタと略称する）のゲート構造の改良に関するも
のである。
的とした電界効果形サイリスタ（以下、SIサイリ
スタと略称する）のゲート構造の改良に関するも
のである。
第１図は従来形SIサイリスタの構造を示し、同
図においてSIサイリスタはP+N-N+接合からなる
ダイオード部と、N-領域に埋込まれた低抵抗領
域P++層と、P+域に形成したアノード電極Ａと、
N+域に形成したカソード電極Ｋと、P++域に形成
した制御電極Ｇとからなり、カソード電極Ｋと制
御電極Ｇ間には埋込P++層とN-ベース領域とでで
きるN-P++接合を逆バイアスするための電源１と
この電源１をオン、オフするスイツチ２とが直列
接続されている。なお、３はアノード電極取出端
子、４はカソード電極取出端子である。
図においてSIサイリスタはP+N-N+接合からなる
ダイオード部と、N-領域に埋込まれた低抵抗領
域P++層と、P+域に形成したアノード電極Ａと、
N+域に形成したカソード電極Ｋと、P++域に形成
した制御電極Ｇとからなり、カソード電極Ｋと制
御電極Ｇ間には埋込P++層とN-ベース領域とでで
きるN-P++接合を逆バイアスするための電源１と
この電源１をオン、オフするスイツチ２とが直列
接続されている。なお、３はアノード電極取出端
子、４はカソード電極取出端子である。
このような第１図構成において、スイツチ２を
開の状態でアノード電極Ａとカソード電極Ｋ間に
アノード電極Ａからカソード電極Ｋ方向に電圧を
かけると、これはダイオードであるからそのまま
電流が流れるが、この負荷電流をオフするには、
スイツチ２を閉じてN-P++接合を逆バイアスし、
P++層間に挾まれたN-領域に高抵抗の空間荷層を
形成させ、電圧を高くしてP++層周辺部全域に高
抵抗層を広げ、負荷電流をしや断させるものであ
る。従つてN-層に流れ込んでいたキヤリア（こ
の場合、ホール）をゲート側（制御電極Ｇ側）に
掃引させるには、P++領域の抵抗ができる限り小
さいことが望ましい。アノード電極Ａとカソード
電極Ｋ間の電圧を阻止させるに必要なN-P++接合
の逆バイアス電圧値は通常電圧利得Ｇ（Ｇ＝ＶA
Ｋ／ＶGK、ＶAK：阻止すべきアノード・カソード
間電圧、ＶGK：阻止させるに必要なゲート・カソ
ード間電圧）とよばれ、これは実用上高い事が望
ましく、このためにはP++層間の間隔を狭くしな
ければならない。ところが第１図構成の製法は、
N-基板の一方の面全面に拡散でP+層を形成し、
N-基板の他方の面にP++層を選択拡散で形成後、
この表面上にエピタキシヤル法によつてN-層を
成長させ、更にこの表面に低抵抗のN+層を拡散
などで構成するが、P++層を低抵抗化するために
不純物濃度を増すと、エピタキシヤル工程や他の
熱処理工程でP++層からN-層中に不純物が拡散し
てP++層をぼけさせてしまい、P++間に挾まれた
N-領域の実質的導通面積を小さくする結果負荷
電流の導通が阻害される欠点がある。従つて、
P++域の抵抗を小さくするには限回があり大容量
化が困難であつた。
開の状態でアノード電極Ａとカソード電極Ｋ間に
アノード電極Ａからカソード電極Ｋ方向に電圧を
かけると、これはダイオードであるからそのまま
電流が流れるが、この負荷電流をオフするには、
スイツチ２を閉じてN-P++接合を逆バイアスし、
P++層間に挾まれたN-領域に高抵抗の空間荷層を
形成させ、電圧を高くしてP++層周辺部全域に高
抵抗層を広げ、負荷電流をしや断させるものであ
る。従つてN-層に流れ込んでいたキヤリア（こ
の場合、ホール）をゲート側（制御電極Ｇ側）に
掃引させるには、P++領域の抵抗ができる限り小
さいことが望ましい。アノード電極Ａとカソード
電極Ｋ間の電圧を阻止させるに必要なN-P++接合
の逆バイアス電圧値は通常電圧利得Ｇ（Ｇ＝ＶA
Ｋ／ＶGK、ＶAK：阻止すべきアノード・カソード
間電圧、ＶGK：阻止させるに必要なゲート・カソ
ード間電圧）とよばれ、これは実用上高い事が望
ましく、このためにはP++層間の間隔を狭くしな
ければならない。ところが第１図構成の製法は、
N-基板の一方の面全面に拡散でP+層を形成し、
N-基板の他方の面にP++層を選択拡散で形成後、
この表面上にエピタキシヤル法によつてN-層を
成長させ、更にこの表面に低抵抗のN+層を拡散
などで構成するが、P++層を低抵抗化するために
不純物濃度を増すと、エピタキシヤル工程や他の
熱処理工程でP++層からN-層中に不純物が拡散し
てP++層をぼけさせてしまい、P++間に挾まれた
N-領域の実質的導通面積を小さくする結果負荷
電流の導通が阻害される欠点がある。従つて、
P++域の抵抗を小さくするには限回があり大容量
化が困難であつた。
この問題点を解決する方法として第２図の如き
構造のものが提案された。第２図においては、第
１図と同様の埋込P++層とこの表面から低抵抗P+
層を拡散で構成させ、このP+層表面に電極（た
とえばアルミニウム電極）Ｇを接着させ、これを
制御電極とし、P+域に挾まれた領域にN+層を形
成させこのN+層表面にカソード電極Ｋを接着し
たものである。
構造のものが提案された。第２図においては、第
１図と同様の埋込P++層とこの表面から低抵抗P+
層を拡散で構成させ、このP+層表面に電極（た
とえばアルミニウム電極）Ｇを接着させ、これを
制御電極とし、P+域に挾まれた領域にN+層を形
成させこのN+層表面にカソード電極Ｋを接着し
たものである。
このような構成により、P++層の抵抗はP+層及
び表面電極Ｇの並列構成になるので、大幅に低下
し、大容量化が可能となるが、N+層表面に接着
したカソード電極Ｋは制御電極Ｇと分離しなけれ
ばならず、かつこれが互いに入り組んだ構造のた
め、構造が大変複雑である。
び表面電極Ｇの並列構成になるので、大幅に低下
し、大容量化が可能となるが、N+層表面に接着
したカソード電極Ｋは制御電極Ｇと分離しなけれ
ばならず、かつこれが互いに入り組んだ構造のた
め、構造が大変複雑である。
本発明は上記問題点を解決した新規構造のSIサ
イリスタを提供しようとするもので、以下実施例
を用いて説明する。
イリスタを提供しようとするもので、以下実施例
を用いて説明する。
第３図は本発明によるSIサイリスタの一実施例
を示す概念構成図である。
を示す概念構成図である。
第３図においては、P+層１２とN+層２０に挾
まれた中央Ｎ層（１１，１６，１９よりなる）
に、二層のＰ形低抵抗埋込層１３，１８を設け、
このうちの一方の埋込層であるP++埋込層１３は
できる限り低抵抗に不純物をドープするが、その
間隔は広くし、もう一方の埋込層であるP+埋込
層１８は前者のP++埋込層１３ほど低抵抗ではな
いが、その間隔を狭くし、その夫々に対してN+
層２０から逆電圧を印加してターンオフさせるも
のである。ここで前記P++埋込層１３は第１の低
抵抗層に相当するものであり、前記P+埋込層１
８は第２の低抵抗層に相当するものである。な
お、周辺部の幅広のP++層１３ａに接続された制
御電極G1とカソード電極Ｋ間に電源２７とスイ
ツチ２８とを直列接続したものが接続されてお
り、また周辺部の幅広のP+層１８ａに接続され
た制御電極G2とカソード電極Ｋ間に電源２９と
スイツチ３０とを直列接続したものが接続されて
いる。３１はアノード電極取出端子、３２はカソ
ード電極取出端子である。
まれた中央Ｎ層（１１，１６，１９よりなる）
に、二層のＰ形低抵抗埋込層１３，１８を設け、
このうちの一方の埋込層であるP++埋込層１３は
できる限り低抵抗に不純物をドープするが、その
間隔は広くし、もう一方の埋込層であるP+埋込
層１８は前者のP++埋込層１３ほど低抵抗ではな
いが、その間隔を狭くし、その夫々に対してN+
層２０から逆電圧を印加してターンオフさせるも
のである。ここで前記P++埋込層１３は第１の低
抵抗層に相当するものであり、前記P+埋込層１
８は第２の低抵抗層に相当するものである。な
お、周辺部の幅広のP++層１３ａに接続された制
御電極G1とカソード電極Ｋ間に電源２７とスイ
ツチ２８とを直列接続したものが接続されてお
り、また周辺部の幅広のP+層１８ａに接続され
た制御電極G2とカソード電極Ｋ間に電源２９と
スイツチ３０とを直列接続したものが接続されて
いる。３１はアノード電極取出端子、３２はカソ
ード電極取出端子である。
次に第３図のSIサイリスタの製法について第４
図〜第９図を用いて説明する。
図〜第９図を用いて説明する。
まず、第４図においてＮ形シリコン基板１１の
一方の面全面に例えばアルミニウムを拡散して
P+層１２を形成し、続いてＮ形シリコン基板１
１の他方の面に選択的に高濃度のボロンを拡散し
てP++層１３を作る。この時選択拡散にはシリコ
ン（Si）酸化膜１４，１５を使う。P++層１３の
パターンは周辺部のP++層１３ａを幅広とし、こ
れにメツシユ状にP++層１３が連結されるが、こ
の形状は必要に応じて各種変更されうるものであ
る。続いて第５図に示すようにP++層１３を形成
した全面にエピタキシヤル法を用いて単結晶Ｎ層
１６を20μ成長させる。この単結晶Ｎ層１６は15
Ω−cmとする。この単結晶Ｎ層１６の表面から酸
化膜１７を用いて選択拡散法によりボロンによる
P+拡散層１８を形成する。この場合も周辺部の
P+拡散層１８ａを幅広とし、これにメツシユ状
にP+拡散層１８が連結されるよう形成される。
一方の面全面に例えばアルミニウムを拡散して
P+層１２を形成し、続いてＮ形シリコン基板１
１の他方の面に選択的に高濃度のボロンを拡散し
てP++層１３を作る。この時選択拡散にはシリコ
ン（Si）酸化膜１４，１５を使う。P++層１３の
パターンは周辺部のP++層１３ａを幅広とし、こ
れにメツシユ状にP++層１３が連結されるが、こ
の形状は必要に応じて各種変更されうるものであ
る。続いて第５図に示すようにP++層１３を形成
した全面にエピタキシヤル法を用いて単結晶Ｎ層
１６を20μ成長させる。この単結晶Ｎ層１６は15
Ω−cmとする。この単結晶Ｎ層１６の表面から酸
化膜１７を用いて選択拡散法によりボロンによる
P+拡散層１８を形成する。この場合も周辺部の
P+拡散層１８ａを幅広とし、これにメツシユ状
にP+拡散層１８が連結されるよう形成される。
次に、第６図に示すように、第５図で形成した
P+層１８側全面に第５図と同様にエピタキシヤ
ル法によつてＮ形層１９を形成する。このＮ形層
１９は20μ、15Ω−cmで、このＮ形層１９側の全
面にりんを用いて全面N+拡散層２０を第７図に
示すように形成する。なお３３は酸化膜である。
P+層１８側全面に第５図と同様にエピタキシヤ
ル法によつてＮ形層１９を形成する。このＮ形層
１９は20μ、15Ω−cmで、このＮ形層１９側の全
面にりんを用いて全面N+拡散層２０を第７図に
示すように形成する。なお３３は酸化膜である。
次に二つの埋込層即ちP++層１３、P+層１８の
周辺幅広のP++層１３ａ、P+層１８ａに電極を接
着するため、第７図周辺のハツチ部をエツチング
除去して埋込層であるP++層１３ａ、P+層１８ａ
を露出させ、この部分にアルミニウム電極２１，
２２を第８図のように接着する。このアルミニウ
ム電極２１，２２が夫々第３図における制御電極
G1，G2に相当する。更に熱補償体としてのタン
グステン板２３，２４を第８図のようにアルミニ
ウム箔２５，２６によりシリコン（Si）表面と合
金接着する。そして、タングステン板２３とアル
ミニウム箔２５とでアノード電極Ａを構成し、ま
たタングステン板２４とアルミニウム箔２６とで
カソード電極Ｋを構成する。
周辺幅広のP++層１３ａ、P+層１８ａに電極を接
着するため、第７図周辺のハツチ部をエツチング
除去して埋込層であるP++層１３ａ、P+層１８ａ
を露出させ、この部分にアルミニウム電極２１，
２２を第８図のように接着する。このアルミニウ
ム電極２１，２２が夫々第３図における制御電極
G1，G2に相当する。更に熱補償体としてのタン
グステン板２３，２４を第８図のようにアルミニ
ウム箔２５，２６によりシリコン（Si）表面と合
金接着する。そして、タングステン板２３とアル
ミニウム箔２５とでアノード電極Ａを構成し、ま
たタングステン板２４とアルミニウム箔２６とで
カソード電極Ｋを構成する。
なお、前述した二つの埋込層、即ちP++層１
３、P+層１８の第５図の配置および寸法は第９
図で示す如く構成される。即ち第９図において、
低抵抗埋込層であるP++層１３のボロン不純物量
は５×1020、縦方向寸法ａは20μ、横方向寸法ｄ
は10μ、P++層１３の間隔寸法ｅは50μとし、ま
た低抵抗埋込層であるP+層１８のボロン不純物
量は２×1019、縦方向寸法ｂは10μ、横方向寸法
ｇは10μ、P+層１８の間隔寸法ｆは20μ、上下
の埋込層即ちP++層１３とP+層１８の間隔寸法ｃ
は10μとする。
３、P+層１８の第５図の配置および寸法は第９
図で示す如く構成される。即ち第９図において、
低抵抗埋込層であるP++層１３のボロン不純物量
は５×1020、縦方向寸法ａは20μ、横方向寸法ｄ
は10μ、P++層１３の間隔寸法ｅは50μとし、ま
た低抵抗埋込層であるP+層１８のボロン不純物
量は２×1019、縦方向寸法ｂは10μ、横方向寸法
ｇは10μ、P+層１８の間隔寸法ｆは20μ、上下
の埋込層即ちP++層１３とP+層１８の間隔寸法ｃ
は10μとする。
次に前述した第４図〜第８図の工程により製作
した400V、10AクラスのSIサイリスタにおいて、
第３図に示したようにアルミニウム電極２１（第
３図の制御電極G1に相当する）とカソード電極
Ｋ（タングステン板２４）間に逆バイアスする電
源２７とスイツチ２８とを直列接続したものを接
続し、かつアルミニウム電極２２（第３図の制御
電極G2に相当する）とカソード電極Ｋ（タング
ステン板２３）間に逆バイアスする電源２９とス
イツチ３０とを直列接続したものを接続して、第
３図と同様の構成とし、そのしや断特性を測定し
た結果は次のようである。
した400V、10AクラスのSIサイリスタにおいて、
第３図に示したようにアルミニウム電極２１（第
３図の制御電極G1に相当する）とカソード電極
Ｋ（タングステン板２４）間に逆バイアスする電
源２７とスイツチ２８とを直列接続したものを接
続し、かつアルミニウム電極２２（第３図の制御
電極G2に相当する）とカソード電極Ｋ（タング
ステン板２３）間に逆バイアスする電源２９とス
イツチ３０とを直列接続したものを接続して、第
３図と同様の構成とし、そのしや断特性を測定し
た結果は次のようである。
即ち、まず第１図の従来の構造に対応する第３
図G2部だけで動作させると、埋込層であるP+層
１８の内部抵抗が大きいため、しや断できない。
次に低抵抗P++層１３を制御電極G1とし、G2を使
わず、このG1部だけで動作させると、電流の掃
引は可能であるが、電源２７の電圧を約200Vま
で高くしないとしや断できない。
図G2部だけで動作させると、埋込層であるP+層
１８の内部抵抗が大きいため、しや断できない。
次に低抵抗P++層１３を制御電極G1とし、G2を使
わず、このG1部だけで動作させると、電流の掃
引は可能であるが、電源２７の電圧を約200Vま
で高くしないとしや断できない。
次にP++層１８、P+層１３の二層を同時に動作
させると、電源２７の電圧が20V、電源２９の電
圧も20Vでしや断することができた。
させると、電源２７の電圧が20V、電源２９の電
圧も20Vでしや断することができた。
これからわかるように、第３図の如き構成によ
り、P++層１３で主電流を掃引し、P+層１８でピ
ンチオフ（電圧をしや断させる）効果があり、そ
れが複合してSIサイリスタのしや断性能を向上さ
せているものと考えられる。
り、P++層１３で主電流を掃引し、P+層１８でピ
ンチオフ（電圧をしや断させる）効果があり、そ
れが複合してSIサイリスタのしや断性能を向上さ
せているものと考えられる。
なお、第３図の半導体制御素子の製作において
は、エピタキシヤル工程が二回必要であるが（第
５図、第６図参照）、第２図に示したような複雑
な電極構造を形成する必要がないため、むしろ製
作工程が簡単であり、かつ電極接続の信頼性も高
い。さらに第３図では、カソード電極Ｋが第２図
と異なり一様であることから大容量化に向いてい
る。
は、エピタキシヤル工程が二回必要であるが（第
５図、第６図参照）、第２図に示したような複雑
な電極構造を形成する必要がないため、むしろ製
作工程が簡単であり、かつ電極接続の信頼性も高
い。さらに第３図では、カソード電極Ｋが第２図
と異なり一様であることから大容量化に向いてい
る。
上述のように本発明によれば、ベース層に比較
的抵抗値の小さい第１の低抵抗層を埋込んでいる
ため主電流の掃引効果が高く、しかもこの第１の
低抵抗層の埋込み間隔は広いため、熱処理工程等
で当該低抵抗層に挾まれたベース領域に不純物が
拡散してもベース領域の実質的導通面積が小さく
ならない。そしてベース層に比較的抵抗値の大き
い第２の低抵抗層を狭い埋込み間隔で埋込んでい
るため、高いピンチオフ効果（電圧をしや断させ
る効果）を得ることができ、しかもこの第２の低
抵抗層の不純物濃度は比較的低いため、熱処理工
程等における当該低抵抗層からのベース層への不
純物拡散量はきわめて少ない。この結果ベース層
の実質的導通面積を確保しながら高い主電流の掃
引効果及びピンチオフ効果を得ることができ、こ
のためしや断性能を向上させることができ、大容
量化が図れる。また本発明によれば構造が大変簡
単で、たとえば電極構造にしても簡単であるた
め、エピタキシヤル成長工程を二回必要であつて
も製作工程がむしろ簡単であり、かつ電極接続の
信頼性は高いなどきわめて大きな効果を奏する。
的抵抗値の小さい第１の低抵抗層を埋込んでいる
ため主電流の掃引効果が高く、しかもこの第１の
低抵抗層の埋込み間隔は広いため、熱処理工程等
で当該低抵抗層に挾まれたベース領域に不純物が
拡散してもベース領域の実質的導通面積が小さく
ならない。そしてベース層に比較的抵抗値の大き
い第２の低抵抗層を狭い埋込み間隔で埋込んでい
るため、高いピンチオフ効果（電圧をしや断させ
る効果）を得ることができ、しかもこの第２の低
抵抗層の不純物濃度は比較的低いため、熱処理工
程等における当該低抵抗層からのベース層への不
純物拡散量はきわめて少ない。この結果ベース層
の実質的導通面積を確保しながら高い主電流の掃
引効果及びピンチオフ効果を得ることができ、こ
のためしや断性能を向上させることができ、大容
量化が図れる。また本発明によれば構造が大変簡
単で、たとえば電極構造にしても簡単であるた
め、エピタキシヤル成長工程を二回必要であつて
も製作工程がむしろ簡単であり、かつ電極接続の
信頼性は高いなどきわめて大きな効果を奏する。
第１図は従来形SIサイリスタの一例を示す構造
の縦断面図、第２図は従来形SIサイリスタの他の
例を示す構造の縦断面図、第３図は本発明による
SIサイリスタの一実施例を示す概念構成図、第４
〜第８図は第３図のSIサイリスタの製法を示す工
程図、第９図は第５図における二つの埋込層の配
置および寸法関係を示す説明図であつて、図中１
１はＮ形シリコン基板、１２はP+層、１３はP++
埋込層（P++層）、１６は単結晶Ｎ層、１８はP+
埋込層（P+層）、１９はＮ形層、２０はN+層、Ａ
はアノード電極、Ｋはカソード電極、G1，G2は
制御電極を示す。
の縦断面図、第２図は従来形SIサイリスタの他の
例を示す構造の縦断面図、第３図は本発明による
SIサイリスタの一実施例を示す概念構成図、第４
〜第８図は第３図のSIサイリスタの製法を示す工
程図、第９図は第５図における二つの埋込層の配
置および寸法関係を示す説明図であつて、図中１
１はＮ形シリコン基板、１２はP+層、１３はP++
埋込層（P++層）、１６は単結晶Ｎ層、１８はP+
埋込層（P+層）、１９はＮ形層、２０はN+層、Ａ
はアノード電極、Ｋはカソード電極、G1，G2は
制御電極を示す。
Claims (1)
- 【特許請求の範囲】 １ Ｐ形及びＮ形のうちの一方の形の半導体層と
他方の形のベース層とこのベース層よりも不純物
濃度の高い他方の形の半導体層とを積層してダイ
オード部を構成し、ベース層中には一方の形の低
抵抗層を埋込み、この低抵抗層とベース層との接
合を逆バイアスすることにより負荷電流をしや断
する電界効果形サイリスタにおいて、 前記ベース層に、第１の低抵抗層と第１の低抵
抗層よりも抵抗値の大きい第２の低抵抗層とを互
にダイオード部の積層方向に間隔をおいて埋込
み、 前記第１の低抵抗層の埋込み間隔を広くし、か
つ前記第２の低抵抗層の埋込み間隔を狭くしたこ
とを特徴とする電界効果形サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8239579A JPS566471A (en) | 1979-06-28 | 1979-06-28 | Field effect type thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8239579A JPS566471A (en) | 1979-06-28 | 1979-06-28 | Field effect type thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS566471A JPS566471A (en) | 1981-01-23 |
| JPS6245710B2 true JPS6245710B2 (ja) | 1987-09-28 |
Family
ID=13773390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8239579A Granted JPS566471A (en) | 1979-06-28 | 1979-06-28 | Field effect type thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS566471A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2501913A1 (fr) * | 1981-03-10 | 1982-09-17 | Thomson Csf | Transistor a effet de champ de type planar comportant des electrodes a puits metallises et procede de fabrication de ce transistor |
| US4546375A (en) * | 1982-06-24 | 1985-10-08 | Rca Corporation | Vertical IGFET with internal gate and method for making same |
| US4654679A (en) * | 1983-10-05 | 1987-03-31 | Toyo Denki Seizo Kabushiki Kaisha | Static induction thyristor with stepped-doping gate region |
| JPS6077463A (ja) * | 1983-10-05 | 1985-05-02 | Toyo Electric Mfg Co Ltd | 静電誘導サイリスタ及びその製造方法 |
| JPS6384066A (ja) * | 1986-09-26 | 1988-04-14 | Semiconductor Res Found | 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619749A (en) * | 1979-07-26 | 1981-02-24 | Toto Ltd | Building blank |
| JPS6132828A (ja) * | 1984-07-25 | 1986-02-15 | Konishiroku Photo Ind Co Ltd | 二焦点式カメラ |
-
1979
- 1979-06-28 JP JP8239579A patent/JPS566471A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619749A (en) * | 1979-07-26 | 1981-02-24 | Toto Ltd | Building blank |
| JPS6132828A (ja) * | 1984-07-25 | 1986-02-15 | Konishiroku Photo Ind Co Ltd | 二焦点式カメラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS566471A (en) | 1981-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4450467A (en) | Gate turn-off thyristor with selective anode penetrating shorts | |
| JPS6145396B2 (ja) | ||
| US4514747A (en) | Field controlled thyristor with double-diffused source region | |
| JPS6322070B2 (ja) | ||
| US3372316A (en) | Integral grid and multichannel field effect devices | |
| JPS6245710B2 (ja) | ||
| JPH05299658A (ja) | 半導体装置及びその製造方法 | |
| US4837608A (en) | Double gate static induction thyristor and method for manufacturing the same | |
| US5925899A (en) | Vertical type insulated gate bipolar transistor having a planar gate structure | |
| US4054897A (en) | Semiconductor device with high frequency, high power output | |
| JPS5916414B2 (ja) | 半導体装置 | |
| JPS6145395B2 (ja) | ||
| JPS6327865B2 (ja) | ||
| JPS6244430B2 (ja) | ||
| JP3625380B2 (ja) | ショットキーバリア半導体装置およびその製法 | |
| JPH0878431A (ja) | 炭化けい素たて型バイポーラトランジスタおよびその製造方法 | |
| JPH0136711B2 (ja) | ||
| JPS61182241A (ja) | 誘電体分離形半導体装置の製造方法 | |
| JPS5923117B2 (ja) | サイリスタ | |
| JP2000077420A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPS61287269A (ja) | 半導体素子 | |
| JPS62244170A (ja) | トランジスタ | |
| JPH0344412B2 (ja) | ||
| JPS59100569A (ja) | Ｍｏｓトランジスタ | |
| JPS60176249A (ja) | 埋込領域を有する半導体装置 |