JPS6077463A - 静電誘導サイリスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は静電誘導サイリスタ、とくに半導体層の一側面
側に設（プた第１高濃度層と、他側面側に設けた第２高
濃度層と、この半導体層中に設けた埋込ゲート領域ど、
前述の一側面に設【プたカソード電極と、前述の他側面
に設けたアノード電極とを有づる埋込ゲート構造の静電
１１ノイリスタに関するものである。

〔従来技術〕

本発明の静電誘導サイリスタにつぎ説明するに先立ち、
づでに提案されている埋込ゲート構造を有する静電誘導
サイリスタにつき第１図〜第３図を用いＣ説明する。

第１図は従来の埋込ゲート構造を有する静電誘導サイリ
スタを示づ略図的断面を示す図で、第２図は第１図のサ
イリスタの概略的等価図である。

第１図において、１は静電誘導サイリスタを示し、これ
は例えばｎ型の半導体層２の一側面３４ノ側に設けた第
１高濃度層、例えば１１層４ど、他側面５の側に設けた
第２高濃度層、例えば０層６と、この半導体層２の一側
面３に設（づられているゲート領［７と共にこの半導体
層２中にも埋込まれて設けられている埋込ゲート領域８
とを有し、両ゲート領域７及び８が相俟ってゲートとし
て作用する。ここで、ゲート領域７ど埋込ゲート領域８
どは拡散法によって形成され“Ｃいる。さらに第１高濃
度層３上にカソード電極９を設しブ、第２高濃度層６の
下側にはアノード電極１０を設け、さらにゲート領域７
上にはゲート電極１１を設置）でいる。これら各電極ｔ
よ例えばアルミニウムで形成し得る。

さらにアノード電極１０の下側に支持電極１２が設けら
れており、これら両者が相俟ってアノードとして作用し
得る。

第１図のＡ−Ａ線上の断面構造はｐ−ｎ−ｐ−ｎ４層構
造の従来型のサイリスタであり、Ｂ−Ｂ線上の断面構造
はｐ層−ＩＴ−ｎ＋構造のダイオード部である。

このサイリスタの等価Ｍ路は概略的には第２図に示すよ
うに、Ｄ　−ｎ　−１）　ｌ−ランリスクＴ１とｎチャ
ンネル静電誘導１−ランジスタ丁２のソースＳがカソー
ド電極９に、ゲートＧがゲート電極１１及びトランジス
タｒ１のコレクタＣに、ドレインＤがトランジスタＴ１
のベースＢに、またこのトランジスタＴ１のエミッタＥ
をアノード電極１０に接続した構成となつＣいる。

ここで第１図の各領域と第２図どの間において、エミッ
タＥは第２高濃度層（ｐ層）６に、ベースＢ及びドレイ
ンＤは基板（０層）２ａに、コレクタＣはｐ＋ゲート領
域７，８に、ソースＳは第１高濃度層（ｎ”ｌｉ’ｊ）
４に及びグー１〜Ｇはｐ＋ゲート領域７．８にそれぞれ
対応しＣいる。図示のサイリスタ１は第２図の回路図よ
り明らかなように、電流増幅作用をもったｐ　−ｎ　−
ｐ　トランジスタＴ１と、電流増幅作用のない５ｌｌ−
ランリスクＴ２とを直列に接続しているため、静電誘導
サイリスタ１は従来型のｐ　−ｎ　−ｐ　−ｎ　４層構
造サイリスク、すなわち基本的に電流増幅作用のあるｐ
−ロールトランジスタと、ｎ　−ｐ　−ｎ　トランジス
タとを直列接続して成るサイリスクよりもターンオフ直
後のｄＶ／ｄｔ耐間の大きいサイリスタＣある。

しかしながら、実際に第１図に示す構成のサイリスタを
製作するに当っては、ｎ型基板２ａにｐ層のグー１〜領
域７及び８を拡散法で形成し、其後このｐ層のゲート領
［８を埋込グー１〜領域とするため基板２ａ上にｎ型エ
ピタキシャル層２ｂを成長させて半導体層２を形成して
サイリスタを製作する。

このサイリスタのチャンネル面積とゲート面積との間に チャンネル面積（グー１〜而梢 の関係が得られ、具体例で示せばチャンネル面積に対し
ゲート面積は６〜１０倍となる。ゲートとチャンネルと
がこのような面積関係にあるので、第１図に示した静電
誘導トランジスタの等価回路はに示ずような第２図の静
電誘導トランジスタＴ２に寄生的なｎ　−ｐ　−ｎ　ｌ
−ランリスクＴ３が並列接続された回路どなる。ずなわ
ら、本来電流増幅作用のない静電誘導トランジスタ］−
２に電流増幅作用のあるゲート面積の大きい奇生ｎ　−
ｐ　−ｎ　ｌ〜ランジスタＴ３が並列接続されている。

これがため、主電流しゃ前後の再印加電圧（アノード−
カソード間）によって生ずる空乏層の静電容量を充電す
るための充電電流によって奇生ｎ−ｐ−ｎ１−ランジス
タ］−３がオン状態となり、静電誘導サイリスタが再点
弧してしまうという問題があった。そして上述した原因
によって第１図に示す構成の静電誘導サイリスタはター
ンオフ直後のｄＶ／ｄｔ耐量が予想された程大きくなら
ないという欠点がある。

この原因について、第４図と第５図を用いてつぎに考察
してみる。

第４図に示すように、拡散法でｐ＋ゲート額域８を形成
する場合には、酸化膜１３にあけられた窓１４より、酸
化膜に対してマスク効果があり、高い表面濃度が得られ
るｐ形不純物のボロンが選択的に拡散される。酸化膜の
窓の幅（Ｗ）より拡散されたボロン原子は窓１４の下面
の７点からみるとＸおよびＹ軸方向に拡散方程式に従っ
て分布する。ボロンの濃度分布は７点から遠ざかるに従
いＸおよびＹ軸方向に指数函数または誤差函数的に急激
な減少を示す。７点のボロンの表面濃度を高くすること
は静電誘導サイリスタのグー１〜抵抗を小さくしターン
オフ時間の短縮をもたらずので望ましい。

反面、ボロンはシリコンの原子半径に比べ約７４％と小
さいので、表面ｍ度を１０　ａｔｏｍｓ　／ＣＣ／（−
’Ｊ−で１５〜２０μｍの深さの拡散を行うと、シリコ
ン基板面（１０ａｔｏｍｓ　／　ｃｃオーダー）に結晶
欠陥が誘発される。よって、この結晶欠陥を有するｐ＋
ゲグー面へ１０１４〜１０１５ａ［０ｍＳ／ＣＣオーダ
ーツ１１形シリコン単結晶をエピタキシャル成長させて
も良質のエピタキシャル層を得ることができず、製品の
歩留り低下を招く。この理由によって、ゲート領域８の
７点の表面濃度は制限を受け工業的には５×１０１７〜
５×１０１０１８ａｔＯ／ＣＣが可能の範囲である。

ここで仮に２点の表面濃度をｌ　ｘｌｏ　ａｔｏｍｓ　
／ＣＣでｐゲート深さくＸ軸方向）を２０μｍにづると
、Ｙ軸方向へは約１４μ…拡散する。そして、７点から
みてＸ、Ｙ軸方向へ向って濃度が約６〜８×１０１０１
６ａｔｏ　／ｃｃに減少づる距離は各々１３μｍ、およ
び１０μｍ以上離れた場所である。ここに、例示の如き
空乏層１５が存在するものとなる。したがっ−Ｃ１電気
特性的に第５図のｐ＋のゲート領域８内は矢印で図示し
たようなｐ＋−ｎ、−ｐ−ｎ＋接合となり、空乏層を充
電するための電流が流れる。これは従来形４層構造サイ
リスタとして動作する領域となる。

なＪ３、Ｘ、Ｙ軸方向に向ってボロン濃度が約１×１０
１７ａｔｏｌｌｌｓ　／　ＣＣ以上Ｆｌｙ）れば、経験
的に従来形４層構造サイリスタとして動作しない。以上
の理由によつＣ、ゲートが拡散法で形成された第１図構
成の静電誘導サイリスタにあっては、Ａ−Ａ線上の断面
は従来形ｐ　−ｎ　−ｐ　−ｎ　４層４１１！造のサイ
リスタと同様の動作を行う領域が存在する。この領域は
静電誘導サイリスクにとつ−Ｃは、ｔヤンネル面積（グ
ー１ル面積 なる関係にあるので無視できず重要である。

このため第３図の等価回路となつ、てｎ　−ｐ　−ｎト
ランジスタの動作が強調され、したがって静電誘導サイ
リスタ本来の高いｄＶ／ｄｔ耐量を発揮できない。

さらに拡散法でｐグー１〜を形成した埋込ゲート構造形
静電誘導サイリスタにあっては、埋込んだゲートからゲ
ート電他を形成するために、グー１〜上面に形成されて
いるエピタキシャル成長層をドライまたはウェットエッ
チを用いて掘出す必要がある。この際、エピタキシャル
成長層の厚みよりも深く掘込み過ぎると、アノードとゲ
ート間の耐圧が設計値よりも著しく低小する問題が生じ
る。

この原因を第６図を用いて説明づる。

第６図のようにゲート電極を形成するためにはエピタキ
シャル層の厚みとほぼ等しい量の掘込み深さβの加工を
７ｉｌ！ｉり必要がある。掘り出されたゲート表面には
アルミ電極が形成される。この際、グー１−　（Ｇａｔ
ｅ　）の堀出し深さｌがエピタキシャル成長層厚みより
増加していくと、つぎの関係よオーバエッチω（ｄ′　
）−掘出し深さくｊ２）−ｅｐｉｊトイ厚み　＜ｄ） このため、アノード（Ａ　ｎｏｂｌｅ　）とグー１〜（
Ｑａｔｅ）間の耐圧が低１”Ｊるものとなる。この理由
はグー１〜接合に逆電圧が印加されると、逆電圧を分担
する空乏層領域１５は大部分ｎ一層側へ拡“るが、その
一部はゲート層のｐ側へも拡がる。よって、掘込みオー
バーエッチＱｄ”　が多くなると、ｐ＋ゲグー側へ拡が
った空乏層１５がグーｌ−電極へ到達する。これが！こ
め、ゲート接合の電圧阻止能力が阻害されアノードとゲ
ート間耐肚が低ドする。

そして、その主たる原因はゲートが拡散法で形成され７
点（第４図参照）力）らのｍ度が急激に変化しているこ
とによる。

ここで、前述した如きアノードゲート間耐圧ＶＡＧとゲ
ート掘込みエッチｆｆ１Ｊ２の関係を図示すｆＬｋｉ、
第７図の如くである。かようにして、設計耐圧のアノー
ドとゲート間耐圧を得るためにはゲート振込みオーバー
エッチ量ｄ′は数μｉｎ以内に制御す長層厚み１５〜２
０μｍに対して掘込みオーバーエッチｌｄ’　を数μｍ
以内に制御することは素子面積の大形化をはかる上でか
なり困難な問題点である。

これは、ゲート掘出しの際、掘込みエッチ但ρが不足（
ｐグー８表面が露出しない時）には正常なグー１へ電極
が形成できず、ゲートとカソード間が０層で短絡された
状態となりグー１へ、カソード間耐圧を維持できなくな
るという問題を生ずる。

もし、ゲートのＸ軸方向の１１１１度分布に変化がない
構成とするならば、上記の説明のような問題は生じない
。つぎに、掘込みオーバーエッチｆｆ１ｄ’に関係する
他の問題点としＣゲート抵抗がある。

即ちグー１〜抵抗は主どして７点からみて掘込みエッチ
によって達成された距離によって決まる。このことは７
点からＸ軸方向に向って濃度分布が急激に変化すること
による。つまり、オーバーエッチ量が増加するとゲート
抵抗は高くなることを意味している。そしてチャネル間
隔が決まった静電誘導サイリスタにあつＣは、ターンオ
フ時間が第８図の実験データに示される如く、ゲート抵
抗が高くなるとターンオフ時間が延びる。

ここに、第８図はターンオフ時のゲート抵抗Ｒとターン
オフ時間゛「、の関係を示り説明図である。

すなわち、ゲート抵抗Ｒの低い多くのものはターンオフ
時間Ｔ９が短いものどなり、ゲート抵抗Ｒの高いものは
ターンオフ時間］−ｑが延びたものどなることがわかる
。

この事実からして、据込みオーバーエッチ量の増加は静
電誘導サイリスタのターンオフ時間を増長させるので好
ましくない。この主７こる理由もグー１〜が拡散法で形
成され、Ｚ軸からの濃度が急激に変化しＣいることによ
る。もし、ゲートのＸ軸方向の濃度分布に変化がない構
成が実現できるならば上述のような問題は生じない。

〔発明の概要〕

従って本発明の目的は上述した如き従来の静電誘導サイ
リスタが有する諸欠点を除去すると共に、製造歩留りを
着しく向上させた新しい構造の静電誘導サイリスタを提
供することにある。

この目的の達成を図るため、本発明では拡散法で形成し
たｐグー１〜の代りにｐグー１への７点からＸ軸方向に
向つＣ濃度が増加するような高濃度のｐグー１−を形成
する。ｐグーｒにこのような濃度分布をもたせることに
より、第１図Ａ−Ａ線上の断面がｐ　−ｎ　−ｏ　−ｎ
　４層構造のサイリスタであっても第３図のｎ−ｐ−ｎ
トランジス９０月）層がほぼ一様な高８１度層であるが
ゆえに、ｎ　−ｐ　−ｎトランジスタの注入効率が激減
ツるので電流増幅作用が著しく低下する結果、第３図の
静電誘導トランジスタ特性が強調され、静電誘導サイリ
スタ本来の高いｄｖ／ｄｔ耐♀が確保できる。

またゲートの掘出し時にオーバーエッチが生じたとして
もゲート層内の濃度分布は７点からＸ軸方向に向って１
１１度が増加り゛るのであるから、ゲート接合に生じる
空乏層がグー１〜電極に到達することはありえない。従
って仮にオーバーエッチが生じたとしてもゲートどアノ
ード間耐圧が低下することはない。また、オーバーエッ
チによって生じるゲート抵抗の増大と言う面から考察し
ても、本ｊ＋：ｌ−燦岨１−動ｌ＼Ｔ糾子−バーＴ　）
ＶキＬ−）うＴＨ−１〜抵抗が増大することはない。か
ようにして、ゲートとアノード間耐圧およびイホいゲー
ト抵抗を右づるがゆえに達成される早いスイッチングス
ピードと高いｄＶ／ｄｔ耐量を持った静電誘導サイリス
タを歩留り良く製造りることが５Ｊ能どなる。

なお、ここで本発明の理解を容易にツるため、本件特許
出願人が提案済の静電；１１ノイリスタに係わる諸技術
をつぎに紹介しＣおく。

すなわち、第１に、特願昭５７−１２０４５９号、特願
昭５７−１２０４６０Ｍ、特願昭５７−１２０４６１号
（特開昭 ） ［半導体装置の埋込ゲート形成法」がある。これらは埋
込みグー１へ方式半導体装置を生成する方法に関す゛る
ものであって、シリコン基数に凹状の切込み溝を配し、
この切込み溝を拡散法とエピタキシャル成長法を用いる
ことにより段階的な濃度分布を有す−る如く満たすよう
にした方法を、これをさらにエピタキシャル成長温度よ
りも高い温度処理を施すようにした方法を提供している
。

第２に、特願昭５８−１９５９４号（特開昭）　［−静
電誘導サイリスタ」がある。

これは本願第１図に示される如き埋込みゲート構造を有
するサイリスタにおいて、ゲート垂直方向の半導体層に
注入作用を右する高ｉ１１度層を配しないようにした装
置を提供している。

〔実施例の説明〕

以下実施例につき説明するが、第１図との構成上の相違
点はｐゲートのみであるからこの点を第９図を参照し°
Ｃ説明する。なお、ここでは０形シリコン基板内に配さ
れるグー１〜構造例によるものとする。

第９図は埋込グー１−を形成Ｊ８説明図であり、１６は
基板、１７は切込溝、１８はゲート、ＣＨはチャンネル
である。すなわち、ｎ形の基板１６にＪ３いてゲート１
８を形成する場所を凹字状に加工したのち、ｐ膨拡散層
を設【プることにより、切込溝１７が配されるものとな
る。さらにかような切込溝１７が工ごタキシャル成長層
で埋められグー１−１８が形成される。このため、グー
１〜１８はＸ′力方向すなわち縦方向距離）に段階的な
濃度分布を有づるものとなる。

これは、−例として第１１図に示される濃度特性を具備
するものである。すなわち、第１１図における低濃度層
し、中澗瓜層Ｍ、高濃度層Ｈに例示される如く、ゲート
１８は表面がらＸ’Ｂ向に向っ“Ｃ距１ｌＩｌｌＤ×に
応じρ形不純物濃度１０１７ａｔＯＩＩＩＳ　／Ｃｃｌ
ｊ−グーのエピタキシャル成長層、次が１０１０１９ａ
ｔｏ／ＣＣオーダーのエピタキシャル成長層、その先が
８ １０、　ａｔｏＩｌｌｓ　／ｃｃオーダー０）Ｏ膨拡散
層の３つの濃度分布を持つものＣある。なお、本グー１
〜１８において、ゲート表面のｐ形エピタキシャル層の
濃度が＋０１７ａｔＯ１ｌｌＳ　／ｃｃと低く設計され
ているのは、ゲート形成後に続くグー１−理込みエビタ
ギシャル成長（ｎ形の濃度１０１４〜１０１０１５ａｔ
ｏ　／　ｃｃオーダーンでチャンネルＣＨがｐゲートの
不純物によって塞Ｎｊ＜７１’−トドーブ）されないこ
とを目的どしている。したがっＣ１かくの如きゲート形
成による静電誘導サイリスク二′は第１０図のように示
すことができ、つぎに列記する如き特徴を自づる。

すなわち、本ゲートを有した静電誘導サイリスタの有効
性について説明する。

１　）　ｄｖ／ｄｔ耐ｍ 第１０図に示される如くゲート接合の周りに発生した空
乏層１５の静電容量を充電するための電流（矢印）はゲ
ート１８内をほとんど流れない。この理由はゲート１８
の周りが高濃度の浅い拡散層であるのに加え、拡散層に
囲まれた内側が拡散層よりも、更に濃度の高いエピタキ
シャル成長層であるがためである。即ち第５図との相違
点は、ゲート表面からＸ軸方向に急激な濃度変化がない
ので第３図のＴ３トランジスタの電流増幅作用が著しく
小さいので高いｄｖ／　ｄｔｉ４　＠を確保できる。

２）ゲート掘出しに伴うオーバーエッチ量とアノードと
ゲート間耐圧 本ゲートの濃度分布は第１１図のようであるから、ｐ膨
拡散層の中瀧度層Ｍ側に拡がったーエッチの精度よりも
大きな裕度が生じる。

その裕度は理想的には第１１図のエピタキシャル層の低
ｊ農度Ｂ１までム′［容でさ・る。

３）グー１〜掘出しに伴うオーバーエッチ量のグー１〜
抵抗への影響 ゲート抵抗値はグーｉ〜の不純物濃度とその厚みによっ
て決まる。第１１図で説明するならば、ゲート抵抗値は
エピタキシャル成長層の高淵反層１」によって決まると
いえる。オーバーエッチ量がエピタキシャル層の低濃度
層りまで行われることが理想的である。仮に、これをオ
ーバーしたとしてもエピタキシャル成長層の高濃度層Ｈ
はＳ度分イ５か一様であるためグー１〜抵抗値の変化は
微小′Ｃ−ある。

これらの理由によって従来法に比較してオーバーエッチ
の精度により大きな裕度を持ノ〔せてもゲート抵抗の変
化は少ない。このため素子の大面積化を企てても素子内
で均一した低いゲート抵抗が第１１図のグー１〜構造と
同一思想で、その変形としてｍｐＸ分布特性が第１２、
第１３図に示されるものであってもよい。これら３ｉ１
！度分布特性を比較するど次のようになる。

【図面の簡単な説明】

第１図は従来の静電誘導サイリスタの構造を示す略図的
断面図、 第２図は第１図のサイリスタの概略的等価回路図、 第３図は第１図のサイリスタのより実際に近い等価回路
図、 第４図及び第５図は拡散法でｐ＋ゲグー領域を形成する
場合、ゲート領域を拡大して示？１従来法の説明図、 第６図は同じく拡散法でｐグー１〜領域を形成した後、
ゲート電極を形成する従来工程の説明図、第７図は従来
のサイリスタのアノードゲート間耐圧ＶＡＧを縦軸に、
グー１〜掘込みエッチＨ℃を横軸にとりその相関を７に
す図、 第８図は静電誘導サイリスタにおけるゲートターンオフ
時のゲート抵抗Ｒ（横軸）とターンオフ時間Ｔ、（縦軸
）との関係を示す図表、第９図、第１０図は本発明にａ
３　Ｉｊるエピタキシャル成長法による埋込みｐグー１
〜の形成の説明図、第１１図ないし第１３図は本発明に
よる静電誘導サイリスタのグー１へ領域の縦方向距ＭＤ
Ｘと′ａ度力分布Ｃ０１１関係も示１図である。 １・・・静電誘導サイリスク ２・・・半導体層　４・・・ｎ＋層 ６・・・ｐ＋層　７・・・グー１〜領域８・・・埋込ゲ
ート領域 第１図 Ｂ 第６図　Ｃａｔｈｏｄｅ ｎｏｄｅ 第７図 （ｐｍツ ノ− 第８図 −一伽Ｒ 手続補正書 昭和５９年Φ　月　４　日 １、事件の表示 昭和５８年　特　許　願第１８５１１２号２、発明の名
称 静電誘導サイリスク ３、補正をする者 事件とのＩＭＩ係　特許出願人 （３１１）東洋電機製造株式会社 １、明細書第８頁第１５行のｒ　Ａ、　−Ａ線上」を「
Ａ−Ａ＠を中心としたゲート１にす」と訂正する。 ２、同第１２頁第２行、第４行および第６行の「ゲート
抵抗Ｒ」を「ゲート抵抗Ｒす」にそれぞれ訂正する。 ８、同第１５頁第１行ないし第６行を削除する。 ４添附図面中第８図を別紙ｇＪ正図のとおりに訂正する
。

Claims (1)

1. 【特許請求の範囲】 １、半導体層の一側面側に設けた第１高濃度層と、他側
   面側に設けた第２高濃度層と、該半導体層中に設けた埋
   込ゲート領域と、前記−側面に設番プたカソード電極と
   、前記他側面に設けたアノード電極とを有する静電誘導
   サイリスタにおいＣ１ グー１〜を埋込む前ゲート表面より深さ方向に濃度が少
   なくとも一度は段階状に増加する濃度分布を有する埋込
   ゲートを備えたことを特徴とする静電誘導サイリスタ。 ２、半導体層の一側面側に設けた第１高濃度層と、他側
   面側に設けた第２高濃度層と、該半導体層中に設けた埋
   込ゲート領域と、前記−側面に設けたカソード電極と、
   前記他側面に設けたアノード電極とを有する静電誘導サ
   イリスタにおいて、 ゲートを埋込む前ゲート表面より深さ方向に濃度が少な
   くとも一度は段階状に増加する濃度分布を有する埋込ゲ
   ートを備えるとともに、ゲート掘出しに際してその掘出
   し深さを、低温度領域から濃度が増加す゛る境界まで掘
   込んだことを特徴と−する静電誘導サイリスタ。