JPH0329190B2 - - Google Patents
Info
- Publication number
- JPH0329190B2 JPH0329190B2 JP58185112A JP18511283A JPH0329190B2 JP H0329190 B2 JPH0329190 B2 JP H0329190B2 JP 58185112 A JP58185112 A JP 58185112A JP 18511283 A JP18511283 A JP 18511283A JP H0329190 B2 JPH0329190 B2 JP H0329190B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- concentration
- thyristor
- electrostatic induction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000006698 induction Effects 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000003068 static effect Effects 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 238000009412 basement excavation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000003321 amplification Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は静電誘導サイリスタ、とくに半導体層
の一側面側に設けた第１高濃度層と、他側面側に
設けた第２高濃度層と、この半導体層中に設けた
埋込ゲート領域と、前述の一側面に設けたカソー
ド電極と、前述の他側面に設けたアノード電極と
を有する埋込ゲート構造の静電誘導サイリスタに
関するものである。 （従来の技術） 本発明の静電誘導サイリスタにつき説明するに
先立ち、すでに提案されている埋込ゲート構造を
有する静電誘導サイリスタにつき第１図〜第３図
を用いて説明する。 第１図は従来の埋込ゲート構造を有する静電誘
導サイリスタを示す略図的断面を示す図で、第２
図は第１図のサイリスタの概略的等価図である。 第１図において、１は静電誘導サイリスタを示
し、これは例えばｎ型基板２ａとｎ型エピタキシ
ヤル層２ｂとからなるｎ型の半導体層２の一側面
３の側に設けた第１高濃度層、例えばn+層４と、
他側面５の側に設けた第２高濃度層、例えばp+
層６と、この半導体層２の一側面３の近くに設け
られているゲート領域７と共にこの半導体層２中
に埋込まれて設けられている埋込ゲート領域８と
を有し、両ゲート領域７及び８が相俟つてゲート
として作用する。ここで、ゲート領域７と埋込ゲ
ート領域８とは拡散法によつて形成されている。
さらに第１高濃度層３上にカソード電極９を設
け、第２高濃度層６の下側にはアノード電極１０
を設け、さらにゲート領域７上にはゲート電極１
１を設けている。これら各電極は例えばアルミニ
ウムで形成し得る。さらにアノード電極１０の下
側に支持電極１２が設けられており、これら両者
が相俟つてアノードとして作用し得る。 第１図のＡ−Ａ線上の断面構造はｐ−ｎ−ｐ−
n4層構造の従来型のサイリスタであり、Ｂ−Ｂ
線上の断面構造はp+−ｎ−n+構造のダイオード
部である。 このサイリスタの等価回路は概略的には第２図
に示すように、ｐ−ｎ−ｐトランジスタT1とｎ
チヤンネル静電誘導トランジスタT2とから構成
され、ｎチヤンネル静電誘導トランジスタT2の
ソースＳがカソード電極９に、ゲートＧがゲート
電極１１及びトランジスタT1のコレクタＣに、
ドレインＤがトランジスタT1のベースＢに、ま
たこのトランジスタT1のエミツタＥをアノード
電極１０に接続した構成となつている。 ここで第１図の各領域と第２図との間におい
て、エミツタＥは第２高濃度層（p+層）６に、
ベースＢ及びドレインＤは基板（ｎ層）２ａに、
コレクタＣはp+ゲート領域７，８に、ソースＳ
は第１高濃度層（n+層）４に及びゲートＧはp+
ゲート領域７，８にそれぞれ対応している。図示
のサイリスタ１は第２図の回路図より明らかなよ
うに、電流増幅作用をもつたｐ−ｎ−ｐトランジ
スタT1と、チヤンネル構造を有するSIトランジ
スタT2とを直列に接続しているため、静電誘導
サイリスタ１は従来型のｐ−ｎ−ｐ−n4層構造
サイリスタ、すなわち基本的に電流増幅作用のあ
るｐ−ｎ−ｐトランジスタと、ｎ−ｐ−ｎトラン
ジスタとを直列接続して成るサイリスタよりもタ
ーンオフ直後のdv／dt耐量の大きいサイリスタ
である。 しかしながら、実際に第１図に示す構成のサイ
リスタを製作するに当つては、ｎ型基板２ａに
p+のゲート領域７及び８を拡散法で形成し、其
後このp+のゲート領域８を埋込ゲート領域とす
るため基板２ａ上にｎ型エピタキシヤル層２ｂを
成長させて半導体層２を形成してサイリスタを製
作する。このサイリスタのチヤンネル面積とゲー
ト面積との間に チヤンネル面積≪ゲート面積 の関係が得られ、具体例で示せばチヤンネル面積
に対しゲート面積は６〜10倍となる。ゲートとチ
ヤンネルとがこのような面積関係にあるので、第
１図に示した静電誘導トランジスタの等価回路は
第２図に示す様な単純な回路とはならず、第３図
に示すような第２図の静電誘導トランジスタT2
に寄生的なｎ−ｐ−ｎトランジスタT3が並列接
続された回路となる。すなわち、本来チヤンネル
構造を有する静電誘導トランジスタT2に電流増
幅作用のあるゲート面積の大きい寄生ｎ−ｐ−ｎ
トランジスタTT3が並列接続されている。これ
がため、主電流しや断後の再印加電圧（アノード
−カソード間）によつて生ずる空乏層の静電容量
を充電するための充電電流によつて寄生ｎ−ｐ−
ｎトランジスタT3がオン状態となり、静電誘導
サイリスタが再点弧してしまうという問題があつ
た。そして上述した原因によつて第１図に示す構
成の静電誘導サイリスタはターンオフ直後の
dv／dt耐量が予想された程大きくならないとい
う欠点がある。 この原因について、第４図と第５図を用いてつ
ぎに考察してみる。 第４図に示すように、拡散法でp+ゲート領域
８を形成する場合には、酸化膜１３にあけられた
窓１４より、酸化膜に対してマスク効果があり、
高い表面濃度が得られるｐ形不純物のボロンが選
択的に拡散される。酸化膜の窓の幅（Ｗ）より拡
散されたボロン原子は窓１４の下面のＺ点からみ
るとＸおよびＹ軸方向に拡散方程式に従つて分布
する。ボロンの濃度分布はＺ点から遠ざかるに従
いＸおよびＹ軸方向に指数函数または誤差函数的
に急激な減少を示す。Ｚ点のボロンの表面濃度を
高くすることは静電誘導サイリスタのゲート抵抗
を小さくしターンオフ時間の短縮をもたらすので
望ましい。反面、ボロンはシリコンの原子半径に
比べ約74％と小さいので、表面濃度を
1019atoms／ccオーダーで15〜20μmの深さの拡
散を行うと、シリコン基板面（1013atoms／ccオ
ーダー）に結晶欠陥が誘発される。よつて、この
結晶欠陥を有するp+ゲート面へ1014〜
1015atoms／ccオーダーのｎ形シリコン単結晶を
エピタキシヤル成長させても良質のエピタキシヤ
ル層を得ることができず、製品の歩留り低下を招
く。この理由によつて、ゲート領域８のＺ点の表
面濃度は制限を受け工業的には５×1017〜５×
1018atoms／ccが可能の範囲である。 ここで仮にＺ点の表面濃度を１×1018atoms／
ccでｐゲート深さ（Ｘ軸方向）を20μmにすると、
Ｙ軸方向へは約14μm拡散する。そして、Ｚ点か
らみてＸ，Ｙ軸方向へ向つて濃度が約６〜８×
1016atoms／ccに減少する距離は各々13μm、お
よび10μm以上離れた場所である。ここに、例示
の如き空乏層１５が存在するものとなる。したが
つて、電気特性的に第５図のp+のゲート領域８
内は矢印で図示したようなp+−ｎ−ｐ−n+接合
となり、空乏層を充電するための電流が流れる。
これは従来形４層構造サイリスタとして動作する
領域となる。なお、Ｘ，Ｙ軸方向に向つてボロン
濃度が約１×1017atoms／cc以上であれば、経験
的に従来形４層構造サイリスタとして動作しな
い。以上の理由によつて、ゲートが拡散法で形成
された第１図構成の静電誘導サイリスタにあつて
は、Ａ−Ａ線を中心としたゲート周りの断面は従
来形ｐ−ｎ−ｐ−n4像構造のサイリスタと同様
の動作を行う領域が存在する。この領域は静電誘
導サイリスタにとつては、 チヤンネル面積≪ゲート面積 なる関係にあるので無視できず重要である。 このため第３図の等価回路となつてｎ−ｐ−ｎ
トランジスタの動作が強調され、したがつて静電
誘導サイリスタ本来の高いdv／dt耐量を発揮で
きない。 さらに拡散法でｐゲートを形成した埋込ゲート
構造形静電誘導サイリスタにあつては、埋込んだ
ゲートからゲート電極を形成するために、ゲート
上面に形成されているエピタキシヤル成長層をド
ライまたはウエツトエツチを用いて掘出す必要が
ある。この際、エピタキシヤル成長層の厚みより
も深く掘込み過ぎると、アノードとゲート間の耐
圧が設計値よりも著しく低下する問題が生じる。 この原因を第６図を用いて説明する。 第６図のようにゲート電極を形成するためには
エピタキシヤル層の厚みとほぼ等しい量の掘込み
深さの加工を施す必要がある。掘り出されたゲ
ート表面にはアルミ電極が形成される。この際、
ゲート（Gate）の掘出し深さがエピタキシヤ
ル成長層厚みより増加していくと、つぎの関係よ
り掘込みのオーバーエツチd′が生じる。 オーバーエツチ量（d′）＝掘出し深さ（） −epi層厚み（ｄ） このため、アノード（Anode）とゲート
（Gate）間の耐圧が低下するものとなる。この理
由はゲート〜アノード間に逆電圧が印加される
と、逆電圧を分担する空乏層領域１５は大部分
n-層側へ拡がるが、その一部はゲート層のp+側
へも拡がる。よつて、掘込みオーバーエツチ量
d′が多くなると、p+ゲート側へ拡がつた空乏層１
５がゲート電極へ到達する。これがため、ゲート
接合の電圧阻止能力が阻害されアノードとゲート
間耐圧が低下する。そして、その主たる原因はゲ
ートが拡散法で形成されＺ点（第４図参照）から
の濃度が急激に変化していることによる。 ここで、前述した如きアノード〜ゲート間耐圧
VAGとゲート掘込みエツチ量の関係を図示すれ
ば、第７図の如くである。かようにして、設計耐
圧のアノードとゲート間耐圧を得るためにはゲー
ト掘込みオーバーエツチ量d′は数μm以内に制御
する必要がある。しかしながら、エピタキシヤル
成長層厚み15〜20μmに対して掘込みオーバーエ
ツチ量d′を数μm以内に制御することは素子面積
の大形化をはかる上でかなり困難な問題点であ
る。これは、ゲート掘出しの際、掘込みエツチ量
が不足（ｐゲート表面が露出しない時）では正
常なゲート電極が形成できず、ゲートとカソード
間がｎ層で短絡された状態となりゲート、カソー
ド間耐圧を維持できなくなるという問題を生ず
る。 つぎに、掘込みオーバーエツチ量d′に関係する
他の問題点としてゲート抵抗がある。即ちゲート
抵抗は主としてＺ点からみて掘込みエツチによつ
て達成された距離によつて決まる。このことはＺ
点からＸ軸方向に向つて濃度分布が急激に変化す
ることによる。つまり、オーバーエツチ量が増加
するとゲート抵抗は高くなることを意味してい
る。そしてチヤネル間隔が決まつた静電誘導サイ
リスタにあつては、ターンオフ時間が第８図の実
験データに示される如く、ゲート抵抗が高くなる
とターンオフ時間が延びる。 ここに、第８図はターンオフ時のゲート抵抗
Rgとターンオフ時間Tqの関係を示す説明図であ
る。 すなわち、ゲート抵抗Rgの低い多くのものは
ターンオフ時間Tqが短いものとなり、ゲート抵
抗Rgの高いものはターンオフ時間Tqが延びたも
のとなることがわかる。 この事実からして、掘込みオーバーエツチ量の
増加は静電誘導サイリスタのターンオフ時間を増
長させるので好ましくない。この主たる理由もゲ
ートが拡散法で形成され、Ｚ軸からの濃度が急激
に変化していることによる。 （発明の概要） 従つて本発明の目的は上述した如き従来の静電
誘導サイリスタが有する諸欠点を除去すると共
に、製造歩留りを著しく向上させた新しい構造の
静電誘導サイリスタとその製造方法を提供するこ
とにある。 この目的の達成を図るため、本発明では拡散法
で形成したｐゲートの代りにｐゲートのＺ点から
Ｘ軸方向に向つて濃度が増加するような高濃度の
ｐゲートを形成する。ｐゲートにこのような濃度
分布をもたせることにより、第１図Ａ−Ａ線上の
断面がｐ−ｎ−ｐ−n4層構造のサイリスタであ
つても第３図のｎ−ｐ−ｎトランジスタのｐ層が
ほぼ一様な高濃度層であるがゆえに、ｎ−ｐ−ｎ
トランジスタの注入効率が激減するので電流増幅
作用が著しく低下する結果、第３図の静電誘導ト
ランジスタ特性が強調され、静電誘導サイリスタ
本来の高いdv／dt耐量が確保できる。 またゲートの掘出し時にオーバーエツチが生じ
たとしてもゲート層内の濃度分布はＺ点からＸ軸
方向に向つて濃度が増加するのであるから、ゲー
ト〜アノード間に生じる空乏層がゲート電極に到
達することはありえない。従つて仮にオーバーエ
ツチが生じたとしてもゲートとアノード間耐圧が
低下することはない。また、オーバーエツチによ
つて生じるゲート抵抗の増大と言う面から考察し
ても、本ゲート構成においてはオーバーエツチに
よつてゲート抵抗が増大することはない。かよう
にして、ゲートとアノード間耐圧および低いゲー
ト抵抗を有するがゆえに達成される早いスイツチ
ングスピードと高いdv／dt耐量を持つた静電誘
導サイリスタを歩留り良く製造することが可能と
なる。 なお、ここで本発明の理解を容易にするため、
本件特許出願人が提案済の静電誘導サイリスタに
係わる諸技術をつぎに紹介しておく。 すなわち、特願昭57−120459号、特願昭57−
120460号、特願昭57−120461号（特開昭59−
11683号、特開昭59−11684号、特開昭59−11685
号）「半導体装置の埋込ゲート形成法」がある。
これらは埋込ゲート方式半導体装置を生成する方
法に関するものであつて、シリコン基板に凹状の
切込み溝を配し、この切込み溝を拡散法とエピタ
キシヤル成長法を用いることにより段階的な濃度
分布を有する如く満たすようにした方法を、これ
をさらにエピタキシヤル成長温度よりも高い温度
処理を施すようにした方法を提供している。 （実施例の説明） 以下実施例につき説明するが、第１図との構成
上の相違点はｐゲートのみであるからこの点を第
９図を参照して説明する。なお、ここではｎ形シ
リコン基板内に配されるゲート構造例によるもの
とする。 第９図は埋込ゲートを形成する説明図であり、
１６は基板、１７は切込溝、１８はゲート、CH
はチヤンネルである。すなわち、ｎ形の基板１６
においてゲート１８を形成する場所を凹字状加工
したのち、ｐ形拡散層を設けることにより、切込
溝１７が配されるものとなる。さらにかような切
込溝１７がエピタキシヤル成長層で埋められゲー
ト１８が形成される。すなわち、凹字状に加工さ
れた溝の表面を1018atoms／cc程度のｐ形拡散層
で覆つた後、その溝を1019atoms／cc程度のｐ形
エピタキシヤル成長層でほとんど埋め、残りわず
かを1017atoms／cc程度のｐ形エピタキシヤル成
長層で完全に埋められるのである。このため、ゲ
ート１８はX′方向（すなわち縦方向距離）に段
階的な濃度分布を有するものとなる。 これは、一例として第１１図に示される濃度分
布を具備するものである。すなわち、第１１図に
おける低濃度層Ｌ、中濃度層Ｍ、高濃度層Ｈに例
示される如く、ゲート１８は表面からX′方向に
向つて距離DXに応じｐ形不純物濃度
1017atoms／ccオーダーのエピキシヤル成長層、
次が1019atoms／ccオーダーのエピキシヤル成長
層、その先が1018atoms／ccオーダーのｐ形拡散
層の３つの濃度分布を持つものである。なお、本
ゲート１８において、ゲート表面のｐ形エピタキ
シヤル層の濃度が1017atoms／ccと低く設計され
ているのは、ゲート形成後に続くゲート埋込みエ
ピタキシヤル成長（ｎ形の濃度1014〜
1015atoms／ccオーダー）でｎ形エピタキシヤル
層２ｂを形成するに際してチヤンネルCHがｐゲ
ートの不純物によつて閉塞（オートドープ）され
ないことを目的としている。したがつて、かくの
如きゲート形成による静電誘導サイリスタ１′は
第１０図のように示すことができ、つぎに列記す
る如き特徴を有する。 すなわち、本ゲートを有した静電誘導サイリス
タの有効性について説明する。 １）dv／dt耐量 第１０図に示される如くゲート接合の周りに発
生した空乏層１５の静電容量を充電するための電
流（矢印）はゲート１８内をほとんど流れない。
この理由はゲート１８の周りが高濃度の浅い拡散
層であるのに加え、拡散層に囲まれた内側が拡散
量よりも、更に濃度の高いエピタキシヤル成長層
であるがためである。即ち第５図との相違点は、
ゲート表面からＸ軸方向に濃度が増加しているの
で第３図のT3トランジスタの電流増幅作用が著
しく小さくなり高いdv／dt耐量を確保できる。 ２）ゲート掘出しに伴うオーバーエツチ量とアノ
ードとゲート間耐圧 本ゲートの濃度分布は第１１図のようであるか
ら、ｐ形拡散層の中濃度層Ｍ側に拡がつた空乏層
１５はエピタキシヤル層の高濃度層Ｈによつてし
や断される。従つて従来法のオーバーエツチの精
度よりも大きな裕度が生じる。その裕度は理想的
には第１１図のエピタキシヤル層の低濃度層Ｌま
で許容できる。 ３）ゲート掘出しに伴うオーバーエツチ量のゲー
ト抵抗への影響 ゲート抵抗値はゲートの不純物濃度とその厚み
によつて決まる。第１１図で説明するならば、ゲ
ート抵抗値はエピタキシヤル成長層の高濃度層Ｈ
によつて決まるといえる。オーバーエツチ量がエ
ピタキシヤル層の低濃度層Ｌまで行われることが
理想的である。仮に、これをオーバーしたとして
もエピタキシヤル成長層の高濃度層Ｈは濃度分布
が一様であるためゲート抵抗値の変化は微小であ
る。 これらの理由によつて従来法に比較してオーバ
ーエツチの精度により大きな裕度を持たせてもゲ
ート抵抗の変化は少ない。このため素子の大面積
化を企てても素子内で均一した低いゲート抵抗が
得られるので速いスイツチングスピードを実現す
ることが可能となる。 第１１図のゲート構造と同一思想で、その変形
として濃度分布特性が第１２，第１３図に示され
るものであつてもよい。これら３濃度分布特性を
比較すると次のようになる。 【表】
の一側面側に設けた第１高濃度層と、他側面側に
設けた第２高濃度層と、この半導体層中に設けた
埋込ゲート領域と、前述の一側面に設けたカソー
ド電極と、前述の他側面に設けたアノード電極と
を有する埋込ゲート構造の静電誘導サイリスタに
関するものである。 （従来の技術） 本発明の静電誘導サイリスタにつき説明するに
先立ち、すでに提案されている埋込ゲート構造を
有する静電誘導サイリスタにつき第１図〜第３図
を用いて説明する。 第１図は従来の埋込ゲート構造を有する静電誘
導サイリスタを示す略図的断面を示す図で、第２
図は第１図のサイリスタの概略的等価図である。 第１図において、１は静電誘導サイリスタを示
し、これは例えばｎ型基板２ａとｎ型エピタキシ
ヤル層２ｂとからなるｎ型の半導体層２の一側面
３の側に設けた第１高濃度層、例えばn+層４と、
他側面５の側に設けた第２高濃度層、例えばp+
層６と、この半導体層２の一側面３の近くに設け
られているゲート領域７と共にこの半導体層２中
に埋込まれて設けられている埋込ゲート領域８と
を有し、両ゲート領域７及び８が相俟つてゲート
として作用する。ここで、ゲート領域７と埋込ゲ
ート領域８とは拡散法によつて形成されている。
さらに第１高濃度層３上にカソード電極９を設
け、第２高濃度層６の下側にはアノード電極１０
を設け、さらにゲート領域７上にはゲート電極１
１を設けている。これら各電極は例えばアルミニ
ウムで形成し得る。さらにアノード電極１０の下
側に支持電極１２が設けられており、これら両者
が相俟つてアノードとして作用し得る。 第１図のＡ−Ａ線上の断面構造はｐ−ｎ−ｐ−
n4層構造の従来型のサイリスタであり、Ｂ−Ｂ
線上の断面構造はp+−ｎ−n+構造のダイオード
部である。 このサイリスタの等価回路は概略的には第２図
に示すように、ｐ−ｎ−ｐトランジスタT1とｎ
チヤンネル静電誘導トランジスタT2とから構成
され、ｎチヤンネル静電誘導トランジスタT2の
ソースＳがカソード電極９に、ゲートＧがゲート
電極１１及びトランジスタT1のコレクタＣに、
ドレインＤがトランジスタT1のベースＢに、ま
たこのトランジスタT1のエミツタＥをアノード
電極１０に接続した構成となつている。 ここで第１図の各領域と第２図との間におい
て、エミツタＥは第２高濃度層（p+層）６に、
ベースＢ及びドレインＤは基板（ｎ層）２ａに、
コレクタＣはp+ゲート領域７，８に、ソースＳ
は第１高濃度層（n+層）４に及びゲートＧはp+
ゲート領域７，８にそれぞれ対応している。図示
のサイリスタ１は第２図の回路図より明らかなよ
うに、電流増幅作用をもつたｐ−ｎ−ｐトランジ
スタT1と、チヤンネル構造を有するSIトランジ
スタT2とを直列に接続しているため、静電誘導
サイリスタ１は従来型のｐ−ｎ−ｐ−n4層構造
サイリスタ、すなわち基本的に電流増幅作用のあ
るｐ−ｎ−ｐトランジスタと、ｎ−ｐ−ｎトラン
ジスタとを直列接続して成るサイリスタよりもタ
ーンオフ直後のdv／dt耐量の大きいサイリスタ
である。 しかしながら、実際に第１図に示す構成のサイ
リスタを製作するに当つては、ｎ型基板２ａに
p+のゲート領域７及び８を拡散法で形成し、其
後このp+のゲート領域８を埋込ゲート領域とす
るため基板２ａ上にｎ型エピタキシヤル層２ｂを
成長させて半導体層２を形成してサイリスタを製
作する。このサイリスタのチヤンネル面積とゲー
ト面積との間に チヤンネル面積≪ゲート面積 の関係が得られ、具体例で示せばチヤンネル面積
に対しゲート面積は６〜10倍となる。ゲートとチ
ヤンネルとがこのような面積関係にあるので、第
１図に示した静電誘導トランジスタの等価回路は
第２図に示す様な単純な回路とはならず、第３図
に示すような第２図の静電誘導トランジスタT2
に寄生的なｎ−ｐ−ｎトランジスタT3が並列接
続された回路となる。すなわち、本来チヤンネル
構造を有する静電誘導トランジスタT2に電流増
幅作用のあるゲート面積の大きい寄生ｎ−ｐ−ｎ
トランジスタTT3が並列接続されている。これ
がため、主電流しや断後の再印加電圧（アノード
−カソード間）によつて生ずる空乏層の静電容量
を充電するための充電電流によつて寄生ｎ−ｐ−
ｎトランジスタT3がオン状態となり、静電誘導
サイリスタが再点弧してしまうという問題があつ
た。そして上述した原因によつて第１図に示す構
成の静電誘導サイリスタはターンオフ直後の
dv／dt耐量が予想された程大きくならないとい
う欠点がある。 この原因について、第４図と第５図を用いてつ
ぎに考察してみる。 第４図に示すように、拡散法でp+ゲート領域
８を形成する場合には、酸化膜１３にあけられた
窓１４より、酸化膜に対してマスク効果があり、
高い表面濃度が得られるｐ形不純物のボロンが選
択的に拡散される。酸化膜の窓の幅（Ｗ）より拡
散されたボロン原子は窓１４の下面のＺ点からみ
るとＸおよびＹ軸方向に拡散方程式に従つて分布
する。ボロンの濃度分布はＺ点から遠ざかるに従
いＸおよびＹ軸方向に指数函数または誤差函数的
に急激な減少を示す。Ｚ点のボロンの表面濃度を
高くすることは静電誘導サイリスタのゲート抵抗
を小さくしターンオフ時間の短縮をもたらすので
望ましい。反面、ボロンはシリコンの原子半径に
比べ約74％と小さいので、表面濃度を
1019atoms／ccオーダーで15〜20μmの深さの拡
散を行うと、シリコン基板面（1013atoms／ccオ
ーダー）に結晶欠陥が誘発される。よつて、この
結晶欠陥を有するp+ゲート面へ1014〜
1015atoms／ccオーダーのｎ形シリコン単結晶を
エピタキシヤル成長させても良質のエピタキシヤ
ル層を得ることができず、製品の歩留り低下を招
く。この理由によつて、ゲート領域８のＺ点の表
面濃度は制限を受け工業的には５×1017〜５×
1018atoms／ccが可能の範囲である。 ここで仮にＺ点の表面濃度を１×1018atoms／
ccでｐゲート深さ（Ｘ軸方向）を20μmにすると、
Ｙ軸方向へは約14μm拡散する。そして、Ｚ点か
らみてＸ，Ｙ軸方向へ向つて濃度が約６〜８×
1016atoms／ccに減少する距離は各々13μm、お
よび10μm以上離れた場所である。ここに、例示
の如き空乏層１５が存在するものとなる。したが
つて、電気特性的に第５図のp+のゲート領域８
内は矢印で図示したようなp+−ｎ−ｐ−n+接合
となり、空乏層を充電するための電流が流れる。
これは従来形４層構造サイリスタとして動作する
領域となる。なお、Ｘ，Ｙ軸方向に向つてボロン
濃度が約１×1017atoms／cc以上であれば、経験
的に従来形４層構造サイリスタとして動作しな
い。以上の理由によつて、ゲートが拡散法で形成
された第１図構成の静電誘導サイリスタにあつて
は、Ａ−Ａ線を中心としたゲート周りの断面は従
来形ｐ−ｎ−ｐ−n4像構造のサイリスタと同様
の動作を行う領域が存在する。この領域は静電誘
導サイリスタにとつては、 チヤンネル面積≪ゲート面積 なる関係にあるので無視できず重要である。 このため第３図の等価回路となつてｎ−ｐ−ｎ
トランジスタの動作が強調され、したがつて静電
誘導サイリスタ本来の高いdv／dt耐量を発揮で
きない。 さらに拡散法でｐゲートを形成した埋込ゲート
構造形静電誘導サイリスタにあつては、埋込んだ
ゲートからゲート電極を形成するために、ゲート
上面に形成されているエピタキシヤル成長層をド
ライまたはウエツトエツチを用いて掘出す必要が
ある。この際、エピタキシヤル成長層の厚みより
も深く掘込み過ぎると、アノードとゲート間の耐
圧が設計値よりも著しく低下する問題が生じる。 この原因を第６図を用いて説明する。 第６図のようにゲート電極を形成するためには
エピタキシヤル層の厚みとほぼ等しい量の掘込み
深さの加工を施す必要がある。掘り出されたゲ
ート表面にはアルミ電極が形成される。この際、
ゲート（Gate）の掘出し深さがエピタキシヤ
ル成長層厚みより増加していくと、つぎの関係よ
り掘込みのオーバーエツチd′が生じる。 オーバーエツチ量（d′）＝掘出し深さ（） −epi層厚み（ｄ） このため、アノード（Anode）とゲート
（Gate）間の耐圧が低下するものとなる。この理
由はゲート〜アノード間に逆電圧が印加される
と、逆電圧を分担する空乏層領域１５は大部分
n-層側へ拡がるが、その一部はゲート層のp+側
へも拡がる。よつて、掘込みオーバーエツチ量
d′が多くなると、p+ゲート側へ拡がつた空乏層１
５がゲート電極へ到達する。これがため、ゲート
接合の電圧阻止能力が阻害されアノードとゲート
間耐圧が低下する。そして、その主たる原因はゲ
ートが拡散法で形成されＺ点（第４図参照）から
の濃度が急激に変化していることによる。 ここで、前述した如きアノード〜ゲート間耐圧
VAGとゲート掘込みエツチ量の関係を図示すれ
ば、第７図の如くである。かようにして、設計耐
圧のアノードとゲート間耐圧を得るためにはゲー
ト掘込みオーバーエツチ量d′は数μm以内に制御
する必要がある。しかしながら、エピタキシヤル
成長層厚み15〜20μmに対して掘込みオーバーエ
ツチ量d′を数μm以内に制御することは素子面積
の大形化をはかる上でかなり困難な問題点であ
る。これは、ゲート掘出しの際、掘込みエツチ量
が不足（ｐゲート表面が露出しない時）では正
常なゲート電極が形成できず、ゲートとカソード
間がｎ層で短絡された状態となりゲート、カソー
ド間耐圧を維持できなくなるという問題を生ず
る。 つぎに、掘込みオーバーエツチ量d′に関係する
他の問題点としてゲート抵抗がある。即ちゲート
抵抗は主としてＺ点からみて掘込みエツチによつ
て達成された距離によつて決まる。このことはＺ
点からＸ軸方向に向つて濃度分布が急激に変化す
ることによる。つまり、オーバーエツチ量が増加
するとゲート抵抗は高くなることを意味してい
る。そしてチヤネル間隔が決まつた静電誘導サイ
リスタにあつては、ターンオフ時間が第８図の実
験データに示される如く、ゲート抵抗が高くなる
とターンオフ時間が延びる。 ここに、第８図はターンオフ時のゲート抵抗
Rgとターンオフ時間Tqの関係を示す説明図であ
る。 すなわち、ゲート抵抗Rgの低い多くのものは
ターンオフ時間Tqが短いものとなり、ゲート抵
抗Rgの高いものはターンオフ時間Tqが延びたも
のとなることがわかる。 この事実からして、掘込みオーバーエツチ量の
増加は静電誘導サイリスタのターンオフ時間を増
長させるので好ましくない。この主たる理由もゲ
ートが拡散法で形成され、Ｚ軸からの濃度が急激
に変化していることによる。 （発明の概要） 従つて本発明の目的は上述した如き従来の静電
誘導サイリスタが有する諸欠点を除去すると共
に、製造歩留りを著しく向上させた新しい構造の
静電誘導サイリスタとその製造方法を提供するこ
とにある。 この目的の達成を図るため、本発明では拡散法
で形成したｐゲートの代りにｐゲートのＺ点から
Ｘ軸方向に向つて濃度が増加するような高濃度の
ｐゲートを形成する。ｐゲートにこのような濃度
分布をもたせることにより、第１図Ａ−Ａ線上の
断面がｐ−ｎ−ｐ−n4層構造のサイリスタであ
つても第３図のｎ−ｐ−ｎトランジスタのｐ層が
ほぼ一様な高濃度層であるがゆえに、ｎ−ｐ−ｎ
トランジスタの注入効率が激減するので電流増幅
作用が著しく低下する結果、第３図の静電誘導ト
ランジスタ特性が強調され、静電誘導サイリスタ
本来の高いdv／dt耐量が確保できる。 またゲートの掘出し時にオーバーエツチが生じ
たとしてもゲート層内の濃度分布はＺ点からＸ軸
方向に向つて濃度が増加するのであるから、ゲー
ト〜アノード間に生じる空乏層がゲート電極に到
達することはありえない。従つて仮にオーバーエ
ツチが生じたとしてもゲートとアノード間耐圧が
低下することはない。また、オーバーエツチによ
つて生じるゲート抵抗の増大と言う面から考察し
ても、本ゲート構成においてはオーバーエツチに
よつてゲート抵抗が増大することはない。かよう
にして、ゲートとアノード間耐圧および低いゲー
ト抵抗を有するがゆえに達成される早いスイツチ
ングスピードと高いdv／dt耐量を持つた静電誘
導サイリスタを歩留り良く製造することが可能と
なる。 なお、ここで本発明の理解を容易にするため、
本件特許出願人が提案済の静電誘導サイリスタに
係わる諸技術をつぎに紹介しておく。 すなわち、特願昭57−120459号、特願昭57−
120460号、特願昭57−120461号（特開昭59−
11683号、特開昭59−11684号、特開昭59−11685
号）「半導体装置の埋込ゲート形成法」がある。
これらは埋込ゲート方式半導体装置を生成する方
法に関するものであつて、シリコン基板に凹状の
切込み溝を配し、この切込み溝を拡散法とエピタ
キシヤル成長法を用いることにより段階的な濃度
分布を有する如く満たすようにした方法を、これ
をさらにエピタキシヤル成長温度よりも高い温度
処理を施すようにした方法を提供している。 （実施例の説明） 以下実施例につき説明するが、第１図との構成
上の相違点はｐゲートのみであるからこの点を第
９図を参照して説明する。なお、ここではｎ形シ
リコン基板内に配されるゲート構造例によるもの
とする。 第９図は埋込ゲートを形成する説明図であり、
１６は基板、１７は切込溝、１８はゲート、CH
はチヤンネルである。すなわち、ｎ形の基板１６
においてゲート１８を形成する場所を凹字状加工
したのち、ｐ形拡散層を設けることにより、切込
溝１７が配されるものとなる。さらにかような切
込溝１７がエピタキシヤル成長層で埋められゲー
ト１８が形成される。すなわち、凹字状に加工さ
れた溝の表面を1018atoms／cc程度のｐ形拡散層
で覆つた後、その溝を1019atoms／cc程度のｐ形
エピタキシヤル成長層でほとんど埋め、残りわず
かを1017atoms／cc程度のｐ形エピタキシヤル成
長層で完全に埋められるのである。このため、ゲ
ート１８はX′方向（すなわち縦方向距離）に段
階的な濃度分布を有するものとなる。 これは、一例として第１１図に示される濃度分
布を具備するものである。すなわち、第１１図に
おける低濃度層Ｌ、中濃度層Ｍ、高濃度層Ｈに例
示される如く、ゲート１８は表面からX′方向に
向つて距離DXに応じｐ形不純物濃度
1017atoms／ccオーダーのエピキシヤル成長層、
次が1019atoms／ccオーダーのエピキシヤル成長
層、その先が1018atoms／ccオーダーのｐ形拡散
層の３つの濃度分布を持つものである。なお、本
ゲート１８において、ゲート表面のｐ形エピタキ
シヤル層の濃度が1017atoms／ccと低く設計され
ているのは、ゲート形成後に続くゲート埋込みエ
ピタキシヤル成長（ｎ形の濃度1014〜
1015atoms／ccオーダー）でｎ形エピタキシヤル
層２ｂを形成するに際してチヤンネルCHがｐゲ
ートの不純物によつて閉塞（オートドープ）され
ないことを目的としている。したがつて、かくの
如きゲート形成による静電誘導サイリスタ１′は
第１０図のように示すことができ、つぎに列記す
る如き特徴を有する。 すなわち、本ゲートを有した静電誘導サイリス
タの有効性について説明する。 １）dv／dt耐量 第１０図に示される如くゲート接合の周りに発
生した空乏層１５の静電容量を充電するための電
流（矢印）はゲート１８内をほとんど流れない。
この理由はゲート１８の周りが高濃度の浅い拡散
層であるのに加え、拡散層に囲まれた内側が拡散
量よりも、更に濃度の高いエピタキシヤル成長層
であるがためである。即ち第５図との相違点は、
ゲート表面からＸ軸方向に濃度が増加しているの
で第３図のT3トランジスタの電流増幅作用が著
しく小さくなり高いdv／dt耐量を確保できる。 ２）ゲート掘出しに伴うオーバーエツチ量とアノ
ードとゲート間耐圧 本ゲートの濃度分布は第１１図のようであるか
ら、ｐ形拡散層の中濃度層Ｍ側に拡がつた空乏層
１５はエピタキシヤル層の高濃度層Ｈによつてし
や断される。従つて従来法のオーバーエツチの精
度よりも大きな裕度が生じる。その裕度は理想的
には第１１図のエピタキシヤル層の低濃度層Ｌま
で許容できる。 ３）ゲート掘出しに伴うオーバーエツチ量のゲー
ト抵抗への影響 ゲート抵抗値はゲートの不純物濃度とその厚み
によつて決まる。第１１図で説明するならば、ゲ
ート抵抗値はエピタキシヤル成長層の高濃度層Ｈ
によつて決まるといえる。オーバーエツチ量がエ
ピタキシヤル層の低濃度層Ｌまで行われることが
理想的である。仮に、これをオーバーしたとして
もエピタキシヤル成長層の高濃度層Ｈは濃度分布
が一様であるためゲート抵抗値の変化は微小であ
る。 これらの理由によつて従来法に比較してオーバ
ーエツチの精度により大きな裕度を持たせてもゲ
ート抵抗の変化は少ない。このため素子の大面積
化を企てても素子内で均一した低いゲート抵抗が
得られるので速いスイツチングスピードを実現す
ることが可能となる。 第１１図のゲート構造と同一思想で、その変形
として濃度分布特性が第１２，第１３図に示され
るものであつてもよい。これら３濃度分布特性を
比較すると次のようになる。 【表】
第１図は従来の静電誘導サイリスタの構造を示
す概略的断面図、第２図は第１図のサイリスタの
概略的等価回路図、第３図は第１図のサイリスタ
のより実際に近い等価回路図、第４図及び第５図
は拡散法でp+ゲート領域を形成する場合、ゲー
ト領域を拡大して示す従来法の説明図、第６図は
同じく拡散法でp+ゲート領域を形成した後、ゲ
ート電極を形成する従来工程の説明図、第７図は
従来のサイリスタのアノードゲート間耐圧VAGを
縦軸に、ゲート掘込みエツチ量を横軸にとりそ
の相関を示す図、第８図は静電誘導サイリスタに
おけるゲートターンオフ時のゲート抵抗Ｒ（横軸）
とターンオフ時間Tq（縦軸）との関係を示す図
表、第９図、第１０図は本発明におけるエピタキ
シヤル成長法による埋込みｐゲートの形成の説明
図、第１１図ないし第１３図は本発明による静電
誘導サイリスタのゲート領域の縦方向距離DXと
濃度分布conの関係も示す図である。 １……静電誘導サイリスタ、２……半導体層、
４……n+層、６……p+層、７……ゲート領域、
８……埋込ゲート領域。
す概略的断面図、第２図は第１図のサイリスタの
概略的等価回路図、第３図は第１図のサイリスタ
のより実際に近い等価回路図、第４図及び第５図
は拡散法でp+ゲート領域を形成する場合、ゲー
ト領域を拡大して示す従来法の説明図、第６図は
同じく拡散法でp+ゲート領域を形成した後、ゲ
ート電極を形成する従来工程の説明図、第７図は
従来のサイリスタのアノードゲート間耐圧VAGを
縦軸に、ゲート掘込みエツチ量を横軸にとりそ
の相関を示す図、第８図は静電誘導サイリスタに
おけるゲートターンオフ時のゲート抵抗Ｒ（横軸）
とターンオフ時間Tq（縦軸）との関係を示す図
表、第９図、第１０図は本発明におけるエピタキ
シヤル成長法による埋込みｐゲートの形成の説明
図、第１１図ないし第１３図は本発明による静電
誘導サイリスタのゲート領域の縦方向距離DXと
濃度分布conの関係も示す図である。 １……静電誘導サイリスタ、２……半導体層、
４……n+層、６……p+層、７……ゲート領域、
８……埋込ゲート領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体層の一側面側に設けた第１高濃度層
と、他側面側に設けた第２高濃度層と、該半導体
層中に設けた埋込ゲート領域と、前記一側面に設
けたカソード電極と、前記他側面に設けたアノー
ド電極とを有する静電誘導サイリスタにおいて、 ゲート表面より深さ方向に濃度が少なくとも一
度は段階状に増加する濃度分布を有する埋込ゲー
トを備えたことを特徴とする静電誘導サイリス
タ。 ２ 半導体層の一側面側に設けた第１高濃度層
と、他側面側に設けた第２高濃度層と、該半導体
層中に設けた埋込ゲート領域と、前記一側面に設
けたカソード電極と、前記他側面に設けたアノー
ド電極とを有する静電誘導サイリスタにおいて、 ゲートを埋込む前ゲート表面より深さ方向に濃
度が少なくとも一度は段階状に増加する濃度分布
を有する埋込ゲートを備えるとともに、ゲート掘
出しに際してその掘出し深さを、低濃度領域から
濃度が増加する境界まで掘込んだことを特徴とす
る静電誘導サイリスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18511283A JPS6077463A (ja) | 1983-10-05 | 1983-10-05 | 静電誘導サイリスタ及びその製造方法 |
| US06/656,581 US4654679A (en) | 1983-10-05 | 1984-10-01 | Static induction thyristor with stepped-doping gate region |
| DE8484306785T DE3475859D1 (en) | 1983-10-05 | 1984-10-04 | Static induction thyristor |
| EP84306785A EP0141538B1 (en) | 1983-10-05 | 1984-10-04 | Static induction thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18511283A JPS6077463A (ja) | 1983-10-05 | 1983-10-05 | 静電誘導サイリスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077463A JPS6077463A (ja) | 1985-05-02 |
| JPH0329190B2 true JPH0329190B2 (ja) | 1991-04-23 |
Family
ID=16165066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18511283A Granted JPS6077463A (ja) | 1983-10-05 | 1983-10-05 | 静電誘導サイリスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077463A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102678A (en) * | 1977-02-19 | 1978-09-07 | Handotai Kenkyu Shinkokai | Semiconductor and semiconductor ic |
| JPS566471A (en) * | 1979-06-28 | 1981-01-23 | Meidensha Electric Mfg Co Ltd | Field effect type thyristor |
| JPS575359A (en) * | 1980-06-11 | 1982-01-12 | Hitachi Ltd | Semiconductor device |
| JPS57173974A (en) * | 1981-04-20 | 1982-10-26 | Hitachi Ltd | Semiconductor device |
| JPS5850775A (ja) * | 1981-09-19 | 1983-03-25 | Mitsubishi Electric Corp | 静電誘導型サイリスタ |
-
1983
- 1983-10-05 JP JP18511283A patent/JPS6077463A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102678A (en) * | 1977-02-19 | 1978-09-07 | Handotai Kenkyu Shinkokai | Semiconductor and semiconductor ic |
| JPS566471A (en) * | 1979-06-28 | 1981-01-23 | Meidensha Electric Mfg Co Ltd | Field effect type thyristor |
| JPS575359A (en) * | 1980-06-11 | 1982-01-12 | Hitachi Ltd | Semiconductor device |
| JPS57173974A (en) * | 1981-04-20 | 1982-10-26 | Hitachi Ltd | Semiconductor device |
| JPS5850775A (ja) * | 1981-09-19 | 1983-03-25 | Mitsubishi Electric Corp | 静電誘導型サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6077463A (ja) | 1985-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5380670A (en) | Method of fabricating a semiconductor device | |
| EP0570595A1 (en) | Vertical insulated gate semiconductor device and method for its manufacture | |
| JP2018014392A (ja) | 半導体装置およびその製造方法 | |
| JPH01198076A (ja) | 半導体装置 | |
| US4654679A (en) | Static induction thyristor with stepped-doping gate region | |
| US4323913A (en) | Integrated semiconductor circuit arrangement | |
| US5346838A (en) | Method for fabricating an insulated gate control thyristor | |
| US5240865A (en) | Method of forming a thyristor on an SOI substrate | |
| JPH0624244B2 (ja) | 複合半導体装置 | |
| US5841181A (en) | Semiconductor apparatus having field limiting rings | |
| JP3063278B2 (ja) | 縦型電界効果トランジスタ | |
| JPH0329190B2 (ja) | ||
| JP3214242B2 (ja) | 半導体装置 | |
| EP0845813A1 (en) | Insulated gate bipolar transistor | |
| JP3206289B2 (ja) | 絶縁ゲートバイポーラトランジスタとその製造方法 | |
| JP2830053B2 (ja) | 半導体装置の製造方法 | |
| JPH0758328A (ja) | 自己消弧型半導体装置 | |
| JP3279092B2 (ja) | 半導体装置 | |
| JP2629434B2 (ja) | アノードショート伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 | |
| JP2845469B2 (ja) | 半導体装置 | |
| JPH05206153A (ja) | 半導体集積回路装置 | |
| KR100275208B1 (ko) | 절연게이트 바이폴라 트랜지스터 | |
| JP3311037B2 (ja) | 半導体装置 | |
| JP2536616B2 (ja) | 半導体装置 | |
| JP2686125B2 (ja) | 静電誘導型スイッチング素子及びその製造方法 |