JPS5816577A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、チップサイズを小ならしめるためになされ九
三端子可変容量装置等の半導体装置に関するものである
。

空乏層、の伸びを制御するための空乏層制御電極と、空
乏層による容量変化を読み出すだめの容量読出電極とを
別個に設けるように構成した三端子の可変容量装置の一
例として第１図の構造が知られている。同図において１
はＮ生型層、２はこのＮ＋型層１上に形成されたＮ型層
、３はＮ型層２内に選択的に形成された複数のＰ＋型領
域、４はＰＮ接合部、５は絶縁膜、６は上記Ｐ生型層３
に設けられた空乏層制御電極、７は絶縁膜５上に設けら
れた容量読出電極、８は上記Ｎ生型層１上に設けられた
両電極６，７に対する共通電極である。以上において、
上記空乏層制御電極６と共通電極８との間に逆バイアス
電圧を印加すると、ＰＮ接合部４から主として不純物濃
度の低いＮ型層２側に空乏層９が拡がるので、容量読出
電極７と共通電極８との間で容量の変化が生じ容量読出
電極７からは逆バイアス電圧の変化に対応した容量変化
が読み出される。このような三端子可変容量装置は空乏
層制御電極と容量読出電極とを兼用させるように構成し
た従来の二端子可変容量装置に比較すると、逆バイアス
電圧の変化に対して急峻な容量変化例得られる利点を有
している。

しかしながら、上記のように空乏層９を拡がらせるだめ
のＮ型層２の不純物濃度は通常１０１４／７程度に選ば
れているが、この程度の値であると望ましい容量変化を
得るためにはＰ中型層３の間隔を数μに設定する必要が
あるために、共通電極８と容量読出電極７との間で読み
出される容量を増加させたい場合には第２図のように上
記Ｐ生型層３を多数膜けなければならない。このＰ中型
層３の巾は１０〜２０数μの値を必要とするので、結果
的に空乏層制御電極６を含む空乏層制御部によって半導
体チップの面積の大福分が占められることになり、容量
読出電極７から読み出す容量を増加させるのは雌かしく
なる。

もしそれを実現させるとなると半導体チップサイズを犬
ならしめる必要があり、コストアップは避けられない。

本発明は以上の問題に対処してなされたもので、表面部
に溝部が設けられた半導体基板を用い、上記表面部、お
よび溝部に各々異なる電極部を設けることにより、両電
極部間の水平面上における距離を実質的になくすように
して従来欠点を除去し得るように構成した半導体装置を
提供することを目的とするものである。以下図面を参照
して本発明実施例を説明する。第３図は本発明を可変容
量装置に適用した実施例を示すもので第１図と同一部分
は同一番号で示し、ＩＱＡ　、　ＩＯＢ、　　・はＮ型
層２の表面部１１に選択的に設けられた溝部で、Ｐ生型
領域３はこの溝部１０Ａ　、　ＩＯＢ　、・・・の表面
に形成される。

そして溝部１０Ａ、１０Ｂ、・・・表面の上記Ｐ生型領
域３にオーミック接触するように空乏層制御電極６が設
けられる。　　　　　　　　　　　　　　　−一方上記
Ｎ型層２の表面部１１Ａ、ＩＩＢ、・・・上には絶縁膜
５を介して容量読出電極７が上記空乏層制御電極６と電
気的に分離されるように形成される。

以上の構造によれば、空乏層制御電極６と容量読出電極
７とは溝部１０Ａ　、　ＩＯＢ　、・・・の存在により
垂直面上で隔てられているので、実質的に両電極部間の
水平面上における距離はなくすことができる。

したがって従来構造のように上記両電極間に”距離を設
ける必要はなくなるので、その分チップサイズを小さく
することができる。

以上の構造の可変容量装置は第４図のような製法によっ
て製造される。

以下第４図を参照してその製法を工程順に説明する。

工程（ａ）：第４図（ａ）のように、Ｎ十型シリコン層
１上にエピタキシャル成長法等によりＮ型７９１７層２
を形成したシリコン基板を用意し、上記Ｎ型／リコン層
２表面に５ｉ０２等の絶縁膜５を形成する。

工程（ｂ）：第４図（ｂ）のように、上記シリコン基板
に対し周知のフォトエツチング技術を適用することによ
り、絶縁膜５のみを選択的に除去して窓１２Ａ　、　１
２Ｂ、・・・を形成する。

工程（Ｃ）：第４図（ｃ）のように、上記シリコン基板
にフォトエツチング技術を適用し、上記窓１２Ａ。

１２Ｂ、・・・からＮ型層２にエツチング液を反応させ
ることによりＮ型層２を選択的に除去して溝部１０Ａ　
、　１０Ｂ、・・・を形成する。

工程（ｄＬ：第４図（ｄｌのように、上記シリコン基板
に拡散処理を施こすことにより、上記溝部１０Ａ。

１０Ｂ、・・・にポロン等のＰ型不純物を選択拡散して
Ｐ型頭域３を形成する。

工程（ｅ）　：　ＩＸ　４図（ｅ）のように、上記シリ
コン基板に電子ビーム蒸着法を施こすことにより、上記
溝部１０Ａ　、　ＩＯＢ、・・に空乏層制御電極６を、
上記表面部１１Ａ　、　１１Ｂ、・・・に絶縁膜５を介
して容量読出電極７を形成する。

上記両電極６，７の材料としては一般にアルミニュウム
が用いられる。このアルミニュウムを電子ビーム蒸着法
等にょシ半導体基板上に付着させる場合、第５図（ａ）
および（ｂ）のように、アルミニュウムＡの厚さおよび
半導体基板Ｂ上の溝部１ｏの深さを適当に設定すること
にょ９、一度の処理のみで溝部１０および表面部１１に
互いに電気的に分離した電極ａお′よびｂを形成するこ
とができる。例えば第５図（ａ）のようにアルミニュウ
ムＡの厚さに比べ溝部１０の深さを小さくした場合は電
極ａ、ｂは連続的に形成されるのに対し、第５図（ｂ）
のようにアルミニュウムＡの厚さに比べ溝部１ｏの深ｉ
を犬となすことにより分離された電極ａ、ｂを形成する
ことができる。

通常アルミニュウムの厚さは１μｍ程度に選ばれるので
、溝部１０の深さはそれ以上例えば２μｍ程度あれば十
分である。

溝部１０の側面がテーパ状に形成されている場合は、こ
のテーパ状側面にも多少アルミニュウムが付着するが、
これはエツチングによって容易に除去することができる
。水平面に対するテーパの角度はできるだけ大きい方が
好ましく、望ましくは９０°近辺に形成されることであ
る。

したがって以上のような観点で電極材料を付着すること
により、一度の処理で空乏層制御電極６および容量読出
電極７を形成することができる。

Ｎ十型層１に対して共通電極８を形成することにより第
３図の構造が得られる。

第６図は本発明の他の実施例を示すもので、ＭＯＳＦＥ
Ｔに適用した構造を示すものである。同図において溝部
１０Ａ、１０Ｂ、・・内のＰ型頭域３はソース領域およ
びドレイン領域して、表面部１１Ａ、１１Ｂ・・のＮ型
層２はゲート領域として動作する。Ｓはソース電極、Ｄ
はドレイン電極、Ｇはゲート電極であり、Ｐチャンネル
エンハンスメント型の場合の例である。

第７図は本発明のその他の実施例を示すもので、５ＩＴ
（静電誘導型トランジスタ）に適用した構造を示すもの
である。

同図において溝部１０Ａ、１０Ｂ、・・内のＰ型頭域３
はゲート領域として、表面部１１Ａ、１１Ｂｒ・・のＮ
型層２はドレイン領域としてＮ土層１はソース領域とし
て動作する。Ｎ十型領域１３はドレイン電極りとオーミ
ック接触させるだめの高濃度領域である。

以上説明して明らかなように本発明によれば、表向部に
溝部が設けられた半導体基板を用い、上記表面部および
溝部に各々異なる電極部を設けるように構成するもので
あるから、実質的に両電極部間の水平面上における距離
をなくすことができる。これによってその分チップサイ
ズを減少させることができる。チップサイズを減少させ
ることにより、一定面積の半導体基板内に集積すべき素
子の数をアップすることができ、基板の単位面積当り発
生する欠陥数を同一とした場合には、不良となる素子の
数を少なく抑えることができる。したがって結果的にコ
ストダウンを計ることができ、高歩留り低コスト化が実
現できる。

【図面の簡単な説明】

’Ｊ　１図および第２図は共に従来例を示す断面図、第
３図、第４図（２）乃至（９）、第６図および第７図は
いずれも本発明実施例を示す断面図、第５図（ａ）。 （ｂ）は共に本発明を説明するだめの断面図である。 ４・・・ＰＮ接合部、５・・・絶縁膜、６・空乏層制御
電極、７　容量読出電極、８・・・共通電極、９・・・
空乏層、１０．ＩＯＡ、１０Ｂ、・・・溝部、１１．１
１Ａ、ＩＩＢ、・・・表面部。 特許許　出　願人　　クラリオン株式会社第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、表面部に溝部が設けられた第１導電型半導体基板の
   、上記溝部に第２導電型半導体領域を形成し、上記溝部
   および表面部に互いに電気的に分離された第１および第
   ２の電極部を設けてなることを特徴とする半導体装置。 ２、上記溝部に空乏層制御電極を有する空乏層制御部を
   、上記表面部に容量読出電極を有する容量続出部を設け
   てなることを特徴とする特許請求の範囲第１項記載の半
   導体装置。