JPS62128172A - 接合短絡型プログラマブルリ−ドオンリメモリ - Google Patents
接合短絡型プログラマブルリ−ドオンリメモリInfo
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- JPS62128172A JPS62128172A JP60267896A JP26789685A JPS62128172A JP S62128172 A JPS62128172 A JP S62128172A JP 60267896 A JP60267896 A JP 60267896A JP 26789685 A JP26789685 A JP 26789685A JP S62128172 A JPS62128172 A JP S62128172A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、接合短絡型のプログラマブルリードオンリメ
モリ （ＦＲＯＭ）に関し、メモリセルの高密度化（高
集積化）およびメモリ動作の高速化を図るものである。
モリ （ＦＲＯＭ）に関し、メモリセルの高密度化（高
集積化）およびメモリ動作の高速化を図るものである。
短絡接合型のＦＲＯＭは例えば第５図（ａｌに示すよう
に、ワード線Ｗｏ、Ｗ＋、・・・・・・とビット線Ｂｏ
。
に、ワード線Ｗｏ、Ｗ＋、・・・・・・とビット線Ｂｏ
。
Ｂ＋、・・・・・・の各交点にダイオード（ｐｎ接合）
Ｄとトランジスタ（逆電流阻止用素子）Ｑからなるメモ
リセルＭＣを接続してなる。セル部の断面構造は第５図
（ｂ）に示す如くで、ｎ中領域Ｅとｐ十領域Ｂがダイオ
ードＤを、またｐ領域層とｎ領域層Ｃとｐ ＋ （基板
）領域ＳＵＢがトランジスタＱを構成する。書込みを行
なうとｎ＋領領域、 ｐ十領域Ｂ間のｐｎ接合が短絡し
、導通状態になる。従ってトランジスタＱのエミッタ（
ｐ＋領領域は直接ビット線に接続され、ワード線が選択
される（低レベルになる）とトランジスタＱはオンにな
り、当該ビット線はグランドへ落される。書込みが行な
われていないとダイオードＤは健在で、従って当該ビッ
ト線はグランドへ接続されず、これらにより情報“ｌ”
、“０”の書込み／読取りがなされる。
Ｄとトランジスタ（逆電流阻止用素子）Ｑからなるメモ
リセルＭＣを接続してなる。セル部の断面構造は第５図
（ｂ）に示す如くで、ｎ中領域Ｅとｐ十領域Ｂがダイオ
ードＤを、またｐ領域層とｎ領域層Ｃとｐ ＋ （基板
）領域ＳＵＢがトランジスタＱを構成する。書込みを行
なうとｎ＋領領域、 ｐ十領域Ｂ間のｐｎ接合が短絡し
、導通状態になる。従ってトランジスタＱのエミッタ（
ｐ＋領領域は直接ビット線に接続され、ワード線が選択
される（低レベルになる）とトランジスタＱはオンにな
り、当該ビット線はグランドへ落される。書込みが行な
われていないとダイオードＤは健在で、従って当該ビッ
ト線はグランドへ接続されず、これらにより情報“ｌ”
、“０”の書込み／読取りがなされる。
ＦＲＯＭは１９７０年に最初の２５６および５１２ビツ
トのものが開発され、以来メモリ容量は約３年で４倍の
集積化が行なわれ、現在は６４にビットのものが製造さ
れ、将来は更に大容量のものが製造されようとしている
。発達の跡を辿ってみると、初期の接合短絡型ＦＲＯＭ
は金拡散ＴＴＬプロセス技術を用いて開発された。その
後、高密度化技術としてリソグラフィ精度の向上、ウオ
ッツシュト・エミッタ技術、窒化膜を用いたマスク・セ
ルファライン技術が加えられた。又、さらにこれらの技
術に加え、高密度化に供なう寄生ＳＣＲ効果を抑止する
技術が開発された。
トのものが開発され、以来メモリ容量は約３年で４倍の
集積化が行なわれ、現在は６４にビットのものが製造さ
れ、将来は更に大容量のものが製造されようとしている
。発達の跡を辿ってみると、初期の接合短絡型ＦＲＯＭ
は金拡散ＴＴＬプロセス技術を用いて開発された。その
後、高密度化技術としてリソグラフィ精度の向上、ウオ
ッツシュト・エミッタ技術、窒化膜を用いたマスク・セ
ルファライン技術が加えられた。又、さらにこれらの技
術に加え、高密度化に供なう寄生ＳＣＲ効果を抑止する
技術が開発された。
即ち、同じエピタキシャル層に複数のメモリセルを構成
し、隣接セルの一方は既書込み、他方は未書込みとする
と第５図中）から明らかなように、これら両セルはｐｎ
ｐｎ素子つまりサイリスタを構成する。このサイリスク
がターンオンすると、選択ビット線例えばＢ１が、非選
択であり低レベルにあるビット線ＢＯヘクランプされて
しまい、ビット線ＢＩ上の他のメモリセルを書込もうと
しても必要な電圧を供給することができなくなってしま
う。
し、隣接セルの一方は既書込み、他方は未書込みとする
と第５図中）から明らかなように、これら両セルはｐｎ
ｐｎ素子つまりサイリスタを構成する。このサイリスク
がターンオンすると、選択ビット線例えばＢ１が、非選
択であり低レベルにあるビット線ＢＯヘクランプされて
しまい、ビット線ＢＩ上の他のメモリセルを書込もうと
しても必要な電圧を供給することができなくなってしま
う。
寄生サイリスクのブレークオーバー電圧■８ｏは次式で
示され、αｎ＋αＩ）＝１になると寄生サイリスクはラ
ッチアップする。こ＼でαｐ、αｎは該サイリスクのｐ
ｎｐ＋ ｎｐｎ各トランジスタ部の電流増幅率、ＶＣＢ
Ｏは寄生ｎｐｎ トランジスタのコレクサイリスクラッ
チアップを防止するには、電流増幅率αｐ、αｎを小に
すればよく、この目的で第５図（ｄ）に示すようにトラ
ンジスタＱのベースを厚くしてαｎを小にすることが行
なわれている。これはトランジスタＱの耐圧を上げる効
果もある。
示され、αｎ＋αＩ）＝１になると寄生サイリスクはラ
ッチアップする。こ＼でαｐ、αｎは該サイリスクのｐ
ｎｐ＋ ｎｐｎ各トランジスタ部の電流増幅率、ＶＣＢ
Ｏは寄生ｎｐｎ トランジスタのコレクサイリスクラッ
チアップを防止するには、電流増幅率αｐ、αｎを小に
すればよく、この目的で第５図（ｄ）に示すようにトラ
ンジスタＱのベースを厚くしてαｎを小にすることが行
なわれている。これはトランジスタＱの耐圧を上げる効
果もある。
また第５図（ｅ）に示すように隣接セルをずらして配置
し、対辺長を小にしてαｐを小にすることも行なわれて
いる。か＼る対策をとると、高密度化技術の発展ととも
に、２５６から８にビットのＦＲＯＭが開発可能となり
、メモリセル面積は１８２０μｍ２から１２６０μｍに
縮小された。しかし、金拡散ＴＴＬプロセス技術を用い
る限り、最終的には下記に示す問題点が生じた。
し、対辺長を小にしてαｐを小にすることも行なわれて
いる。か＼る対策をとると、高密度化技術の発展ととも
に、２５６から８にビットのＦＲＯＭが開発可能となり
、メモリセル面積は１８２０μｍ２から１２６０μｍに
縮小された。しかし、金拡散ＴＴＬプロセス技術を用い
る限り、最終的には下記に示す問題点が生じた。
（ａｌ厚いエピタキシャル層（７ミクロン）と深いダベ
ース拡散層（２ミクロン）を必要とするために、横方向
に拡散層が大きく広がる。そのため、高密度化に限界が
ある。
ース拡散層（２ミクロン）を必要とするために、横方向
に拡散層が大きく広がる。そのため、高密度化に限界が
ある。
（ｂｌライフタイムキラーとして拡散する金の不純物濃
度コントロールが難しく、生産性向上のための大口径ウ
ェハ化に限界がある。
度コントロールが難しく、生産性向上のための大口径ウ
ェハ化に限界がある。
（Ｃ１金の粒子の析出によってエミッタ・コレクタ短絡
が発生しやすい。そのためベース幅を薄くすることが難
しく、ｎｐｎ ）ランリスクの電流増幅率の増加に限界
がある（ ｈｐＥ： ２５〜１００）。つまり、その結
果、回路の低電力化と高速化に限界が生じた。
が発生しやすい。そのためベース幅を薄くすることが難
しく、ｎｐｎ ）ランリスクの電流増幅率の増加に限界
がある（ ｈｐＥ： ２５〜１００）。つまり、その結
果、回路の低電力化と高速化に限界が生じた。
（ｄｌ飽和型論理回路となるため、高速化に限界がある
。
。
などである。これらの問題を解決する方法、つまり第２
のブレークスルー技術として、浅い絶縁性ＶＩ！（シャ
ロー■グループ；５ＶＧ）による素子間の完全分離技術
が発明された。第５図（ｆ）はこのＳＶＧを示し、Ｖ＋
がそれである。このＶ溝はエピタキシャル層の表面から
埋没層ｎｂの上層間まで達しており、各メモリセルのエ
ピタキシャル層部分を完全に絶縁している。埋没層ｎｂ
を通しての導通はあるが、この部分は高濃度層であるか
らキャリアは再結合してしまい、隣接セルへは到達しな
い。なお■２も絶縁性■溝であるが、これは基板ＳＵＢ
まで達しており、各セルブロックを完全に絶縁している
。このＳＶＧ技術によって、下記の効果が得られる。
のブレークスルー技術として、浅い絶縁性ＶＩ！（シャ
ロー■グループ；５ＶＧ）による素子間の完全分離技術
が発明された。第５図（ｆ）はこのＳＶＧを示し、Ｖ＋
がそれである。このＶ溝はエピタキシャル層の表面から
埋没層ｎｂの上層間まで達しており、各メモリセルのエ
ピタキシャル層部分を完全に絶縁している。埋没層ｎｂ
を通しての導通はあるが、この部分は高濃度層であるか
らキャリアは再結合してしまい、隣接セルへは到達しな
い。なお■２も絶縁性■溝であるが、これは基板ＳＵＢ
まで達しており、各セルブロックを完全に絶縁している
。このＳＶＧ技術によって、下記の効果が得られる。
（ａｌ同一ランド内にある各素子間の寄生効果が完全に
抑止される。
抑止される。
ｆｂｌ薄いエピタキシャル層（３ミクロン）と浅いｐ＋
ベース拡散層（０，７ミクロン）が可能となるために、
高密度化が図れる。
ベース拡散層（０，７ミクロン）が可能となるために、
高密度化が図れる。
（Ｃ１生産性向上のための大口径ウェハ化が可能となる
。
。
（ｄ１ベース幅を薄くすること、つまり、ｎｐｎ ｔラ
ンリスタの電流増幅率の増加が可能となる（ ｈＦＥニ
ア０〜２５０）。その結果、回路の低電力化と高速化が
図れる。
ンリスタの電流増幅率の増加が可能となる（ ｈＦＥニ
ア０〜２５０）。その結果、回路の低電力化と高速化が
図れる。
（ｅ）ショットキＴＴＬプロセス技術による非飽和型論
理回路が可能となるため、高速化が図れる。
理回路が可能となるため、高速化が図れる。
この第２のブレークスルー技術であるＳＶＧアイソレー
ション技術の発明によって、ショットキＴＴＬプロセス
技術を用いた２５６から６４にビットのＰＲＯ肋（開発
された。メモリセル面積は８６４平方ミクロンから２５
２平方ミクロンに縮小されている。
ション技術の発明によって、ショットキＴＴＬプロセス
技術を用いた２５６から６４にビットのＰＲＯ肋（開発
された。メモリセル面積は８６４平方ミクロンから２５
２平方ミクロンに縮小されている。
ＳＶＧアイソレーションおよびＩＯＰアイソレージシン
は、シリコン（１００）結晶の異方性エツチング特性を
利用してＶ溝を形成する。その場合、マイク上のアイソ
レーション幅Ｗと、アイソレーションの深さＤの関係は
次式で示される。
は、シリコン（１００）結晶の異方性エツチング特性を
利用してＶ溝を形成する。その場合、マイク上のアイソ
レーション幅Ｗと、アイソレーションの深さＤの関係は
次式で示される。
Ｄ＝ （１／２） Ｗ ｔａｎ５４°：０−７Ｗ従って
、エピタキシャル層の厚さ３ミクロン、ｎ＋埋没層の這
い上がり１ミクロンにおいて、一定のアイソレーション
の深さを確保しようとすると、■ＯＰアイソレーション
幅６ミクロン、ＳＶＧアイソレーション幅３ミクロンが
一義的に決ってしまい、アイソレーション幅をこれより
狭くすることは困難である。またＶ溝アイソレーション
ではバードビークと呼ばれる酸化膜のひさしく約１ミク
ロン）が表面横方向に広がる。そのため、隣接するパタ
ーンとの間隔に余裕をとらなくてはならない。これも、
高密度化を進める上で障害となってきた。
、エピタキシャル層の厚さ３ミクロン、ｎ＋埋没層の這
い上がり１ミクロンにおいて、一定のアイソレーション
の深さを確保しようとすると、■ＯＰアイソレーション
幅６ミクロン、ＳＶＧアイソレーション幅３ミクロンが
一義的に決ってしまい、アイソレーション幅をこれより
狭くすることは困難である。またＶ溝アイソレーション
ではバードビークと呼ばれる酸化膜のひさしく約１ミク
ロン）が表面横方向に広がる。そのため、隣接するパタ
ーンとの間隔に余裕をとらなくてはならない。これも、
高密度化を進める上で障害となってきた。
次に、縦（深さ）方向であるが、寄生効果抑止のための
ＳＶＧアイソレーションは、ｎ 埋没層（！：（７）
＆ＪＩ 合せによって効果を発揮する。そのため、エピ
タキシャル層を薄くするためには、ｎ＋埋没層の這い上
がりを抑えることが必要となる。しかし、この技術が難
しい、また、メモリセルの高信頼性書込みの観点から、
縦型ｐｎｐ ）ランリスタのｐ十エミッタ拡散層の深さ
は、約１．２ミクロン必要である。又、ベース（ｎエピ
タキシャル層）−エミッタ間の書込み耐圧（＞２０Ｖ）
を確保しようとすると、デプレッション幅約１ミクロン
が必要。それ故、もしｎ＋埋没層の這い上がりが１ミク
ロンあると、エピタキシャル層の厚さは最低３ミクロン
必要となる。
ＳＶＧアイソレーションは、ｎ 埋没層（！：（７）
＆ＪＩ 合せによって効果を発揮する。そのため、エピ
タキシャル層を薄くするためには、ｎ＋埋没層の這い上
がりを抑えることが必要となる。しかし、この技術が難
しい、また、メモリセルの高信頼性書込みの観点から、
縦型ｐｎｐ ）ランリスタのｐ十エミッタ拡散層の深さ
は、約１．２ミクロン必要である。又、ベース（ｎエピ
タキシャル層）−エミッタ間の書込み耐圧（＞２０Ｖ）
を確保しようとすると、デプレッション幅約１ミクロン
が必要。それ故、もしｎ＋埋没層の這い上がりが１ミク
ロンあると、エピタキシャル層の厚さは最低３ミクロン
必要となる。
一方、メモリセルの読出しを行うための周辺回路（Ｘ、
Ｙ７ドレスインハータＸ−ＡＤＤ、Ｙ−ＡＤＤ、デコー
ダ／ドライバＤ／Ｄ、マルチプレクサＭＰＸ、出力０Ｕ
ＴＰＵＴ、チップイネーブルＣＥ）の高速化を図るため
には、 （ａ）拡散層の深さを浅くして、各素子のパターンを縮
小し、その寄生容量を減少する必要がある。
Ｙ７ドレスインハータＸ−ＡＤＤ、Ｙ−ＡＤＤ、デコー
ダ／ドライバＤ／Ｄ、マルチプレクサＭＰＸ、出力０Ｕ
ＴＰＵＴ、チップイネーブルＣＥ）の高速化を図るため
には、 （ａ）拡散層の深さを浅くして、各素子のパターンを縮
小し、その寄生容量を減少する必要がある。
そのためには、エピタキシャル層を更に薄くする必要が
ある。
ある。
（ｂｌ書込／続出し電流を吸収するＤ／Ｄ回路の電流吸
収負荷を軽くし、パターンの縮小と回路の単純化を図る
必要がある。そのためには、メモリセルのｐｎｐ ）ラ
ンリスタの電流増幅率とワード線の負荷容量を減少しな
ければならない。
収負荷を軽くし、パターンの縮小と回路の単純化を図る
必要がある。そのためには、メモリセルのｐｎｐ ）ラ
ンリスタの電流増幅率とワード線の負荷容量を減少しな
ければならない。
本発明はかかる問題点を改善し、高密度化と高速化を図
ったＦＲＯＭ特にそのメモリセル構造を提供しようとす
るものである。
ったＦＲＯＭ特にそのメモリセル構造を提供しようとす
るものである。
本発明では（ａｌメモリセル−ｐｎｐ ）ランリスタの
ベースコンタクト拡散層−メモリセルの組合わせを一つ
の単位として、Ｕａアイソレーションによる素子分離を
行ない、ｆｂ）ｐｎｐ トランジスタのベースコンタク
ト拡散層によって、メモリセル間の少数キャリアの拡散
を完全に遮断し、（ｃ）ｐｎｐ トランジスタのベース
コンタクト拡散層とエミッタ拡散層の間に浅い絶縁分離
用領域を設け、（ｄ）メモリセル直下には、ｎ＋埋没拡
散層は設けず、（ｅ）エピタキシャル層を薄くし、こう
して前述の問題点を解決する。
ベースコンタクト拡散層−メモリセルの組合わせを一つ
の単位として、Ｕａアイソレーションによる素子分離を
行ない、ｆｂ）ｐｎｐ トランジスタのベースコンタク
ト拡散層によって、メモリセル間の少数キャリアの拡散
を完全に遮断し、（ｃ）ｐｎｐ トランジスタのベース
コンタクト拡散層とエミッタ拡散層の間に浅い絶縁分離
用領域を設け、（ｄ）メモリセル直下には、ｎ＋埋没拡
散層は設けず、（ｅ）エピタキシャル層を薄くし、こう
して前述の問題点を解決する。
即ち本発明は、複数のワード線とビット線を有し、その
交点部にダイオードとトランジスタより成るメモリセル
を有する接合短絡型プログラマブルリードオンリメモリ
において、一導電型の半導体基板上に設けられた複数の
反対導電型の帯状領域（１２，１２）と、それぞれの該
帯状領域を取り囲むＵ字型絶縁物アイソレーション領域
（２４）と、それぞれの該帯状領域（１２，１２）内に
設けられた一対の一導電型の領域（２６，２６）と、該
一対の一導電型の領域内にそれぞれ設けられた反対導電
型の領域（３２，３２）と、該一対の一導電型の領域の
間にあって、該一対の一導電型の領域間で少数キャリア
の横方向拡散によって生ずるＳＣＲ寄生効果を抑止する
反対導電型の高不純物濃度の領域（１８）を具備し、該
一対の一導電型の領域内にそれぞれ設けられた反対導電
型の領域（３２，３２）が該ビット線に、該一対の一導
電型の領域間にある反対導電型の高不純物濃度の領域（
１８）が該ワード線に接続されてなることを特徴とする
ものである。
交点部にダイオードとトランジスタより成るメモリセル
を有する接合短絡型プログラマブルリードオンリメモリ
において、一導電型の半導体基板上に設けられた複数の
反対導電型の帯状領域（１２，１２）と、それぞれの該
帯状領域を取り囲むＵ字型絶縁物アイソレーション領域
（２４）と、それぞれの該帯状領域（１２，１２）内に
設けられた一対の一導電型の領域（２６，２６）と、該
一対の一導電型の領域内にそれぞれ設けられた反対導電
型の領域（３２，３２）と、該一対の一導電型の領域の
間にあって、該一対の一導電型の領域間で少数キャリア
の横方向拡散によって生ずるＳＣＲ寄生効果を抑止する
反対導電型の高不純物濃度の領域（１８）を具備し、該
一対の一導電型の領域内にそれぞれ設けられた反対導電
型の領域（３２，３２）が該ビット線に、該一対の一導
電型の領域間にある反対導電型の高不純物濃度の領域（
１８）が該ワード線に接続されてなることを特徴とする
ものである。
まずメモリセル部にＵ溝アイソレーションを用いると、
アイソレーション幅の減少（１，４ミクロン）、バード
ビーク幅の減少、メモリセル面積の減少が可能となる。
アイソレーション幅の減少（１，４ミクロン）、バード
ビーク幅の減少、メモリセル面積の減少が可能となる。
また、ｐｎｐ トランジスタのベースコンタクト拡散層
によって、メモリセル間の少数キャリアの拡散を完全に
遮断することができ、深さのコントロールを必要とする
少数キャリアの拡散遮断用の浅い絶縁分離用領域の必要
がなくなる。またｐｎｐ ）ランリスタのベースコンタ
クト拡散層とエミッタ拡散層の間に浅い絶縁分離用領域
を設けることで、それぞれの拡散層の形成時にセルファ
ライン技術が使用でき、それによって高密度化が可能と
なる。また、メモリセル直下にｎ＋埋没拡散層がないの
で、ｐｎｐ トランジスタの電流増幅率が著しく増加で
きる。それによって、デコーダ／ドライバに流れる電流
の減少、デコーダ／ドライバの電流吸収能力の緩和、回
路の単純化、高密度化、高速化が可能となる。また、メ
モリセル直下にｎ＋埋没拡散層がないため、信頼性の高
い書込みが可能なダニミッタ拡散層の深さく１．２ミク
ロン）を確保しながら、かつエピタキシャル層を薄くす
ることが可能となる（２ミクロン以下）。
によって、メモリセル間の少数キャリアの拡散を完全に
遮断することができ、深さのコントロールを必要とする
少数キャリアの拡散遮断用の浅い絶縁分離用領域の必要
がなくなる。またｐｎｐ ）ランリスタのベースコンタ
クト拡散層とエミッタ拡散層の間に浅い絶縁分離用領域
を設けることで、それぞれの拡散層の形成時にセルファ
ライン技術が使用でき、それによって高密度化が可能と
なる。また、メモリセル直下にｎ＋埋没拡散層がないの
で、ｐｎｐ トランジスタの電流増幅率が著しく増加で
きる。それによって、デコーダ／ドライバに流れる電流
の減少、デコーダ／ドライバの電流吸収能力の緩和、回
路の単純化、高密度化、高速化が可能となる。また、メ
モリセル直下にｎ＋埋没拡散層がないため、信頼性の高
い書込みが可能なダニミッタ拡散層の深さく１．２ミク
ロン）を確保しながら、かつエピタキシャル層を薄くす
ることが可能となる（２ミクロン以下）。
更にエピタキシャル層を薄くできるため、周辺回路素子
の拡散領域を浅くできる。又、素子面積が縮小できる。
の拡散領域を浅くできる。又、素子面積が縮小できる。
それによって寄生容量が減少でき、高速化が可能となる
。
。
第１図に本発明に係るＦＲＯＭ（７）要部構造及び回路
を示す。領域３２と２６がメモリセルのダイオードＤを
、また領域２６と１２．１８と、基板ＳＵＢがメモリセ
ルのトランジスタＱを構成し、これらは２セルが１組に
なり、か＼るセルブロックの周囲はＵ字型絶縁物アイソ
レーション領域２４により絶縁される。一対のセルのト
ランジスタＱのベースは共通で、そのベースコンタクト
部の高濃度拡散層１８が両セル間のキャリアの移動を完
全に阻止する。ワード線は該共通ベースのコンタクト部
３４に、ビット線はダイオードＤのカソードとなる領域
３２に接続される。
を示す。領域３２と２６がメモリセルのダイオードＤを
、また領域２６と１２．１８と、基板ＳＵＢがメモリセ
ルのトランジスタＱを構成し、これらは２セルが１組に
なり、か＼るセルブロックの周囲はＵ字型絶縁物アイソ
レーション領域２４により絶縁される。一対のセルのト
ランジスタＱのベースは共通で、そのベースコンタクト
部の高濃度拡散層１８が両セル間のキャリアの移動を完
全に阻止する。ワード線は該共通ベースのコンタクト部
３４に、ビット線はダイオードＤのカソードとなる領域
３２に接続される。
第２図〜第４図でこのＦＲＯＭ（７）製造工程を説明す
ると、先ず第２図（ａｌに示すようにｐ＋ シリコン基
板ＳＵＢの周辺回路形成部分に１埋没層１０を作り、メ
モリセル形成部には埋没層を作らず、この状態でエピタ
キシャル成長を行なって第２図（ｂ）に示すようにｎエ
ピタキシャル層１２を形成する。
ると、先ず第２図（ａｌに示すようにｐ＋ シリコン基
板ＳＵＢの周辺回路形成部分に１埋没層１０を作り、メ
モリセル形成部には埋没層を作らず、この状態でエピタ
キシャル成長を行なって第２図（ｂ）に示すようにｎエ
ピタキシャル層１２を形成する。
このエピタキシャル層１２の表面は窒化膜１４を被着し
、図示の如くパターニングする。次にフィールド酸化し
て第２図（Ｃ）に示すように、窒化膜１４の窓あけされ
た部分のエピタキシャル層を酸化し絶縁領域１６を作る
。この絶縁領域１６はメモリセルのｐｎｐ ）ランリス
タＱのｐ＋エミッタ拡散層とベースコンタクト部の横方
向の拡がりを制限する目的のもので、フィールド酸化に
よる他、前述のＳＶＧ法などによってもよい。メモリセ
ル部の一対の絶縁領域１６間にはｎ ヘースコンタクト
拡散１８を行なう。この拡散は単純に表面から拡散、イ
オン打込みして行なう他に、この部分に予めｎ＋埋没層
を形成しておいてその這上りを利用することも併用して
よい。拡散１８は基板ＳＵＢに充分到達させておき、こ
れによりセル間のキャリアの移動を完全に阻止する。下
からの這い上りも利用する場合、位置合せに注意する必
要かあるが、一対の絶縁領域１６の幅は２μはあり、位
置合せ精度は１．何μｍ程度であるから、完全にずれて
しまうようなことはない。周辺回路部のｎ＋拡散２０は
、埋没層ｌＯに対するコンタクト（コレクタコンタクト
）拡散である。第２図（ｄ）は同図（Ｃ）の斜視図であ
る。絶縁領域１６及びｎ 拡散１８．２０はエピタキシ
ャル層の表面に長く延ばし、素子間キャリアの導通を充
分に阻止する。
、図示の如くパターニングする。次にフィールド酸化し
て第２図（Ｃ）に示すように、窒化膜１４の窓あけされ
た部分のエピタキシャル層を酸化し絶縁領域１６を作る
。この絶縁領域１６はメモリセルのｐｎｐ ）ランリス
タＱのｐ＋エミッタ拡散層とベースコンタクト部の横方
向の拡がりを制限する目的のもので、フィールド酸化に
よる他、前述のＳＶＧ法などによってもよい。メモリセ
ル部の一対の絶縁領域１６間にはｎ ヘースコンタクト
拡散１８を行なう。この拡散は単純に表面から拡散、イ
オン打込みして行なう他に、この部分に予めｎ＋埋没層
を形成しておいてその這上りを利用することも併用して
よい。拡散１８は基板ＳＵＢに充分到達させておき、こ
れによりセル間のキャリアの移動を完全に阻止する。下
からの這い上りも利用する場合、位置合せに注意する必
要かあるが、一対の絶縁領域１６の幅は２μはあり、位
置合せ精度は１．何μｍ程度であるから、完全にずれて
しまうようなことはない。周辺回路部のｎ＋拡散２０は
、埋没層ｌＯに対するコンタクト（コレクタコンタクト
）拡散である。第２図（ｄ）は同図（Ｃ）の斜視図であ
る。絶縁領域１６及びｎ 拡散１８．２０はエピタキシ
ャル層の表面に長く延ばし、素子間キャリアの導通を充
分に阻止する。
次は第３図（ａ）に示すようにＵ溝形成を行ない、２セ
ル１組の各セルブロック間を遮断する。２２が該Ｕ溝で
あり、ドライエツチングなどにより形成する。■溝は前
述のように表面の幅Ｗに対して深さＤはＤ ＃ ０．７
Ｗの関係があるから、幅を制御することで深さを制御
することができるが、Ｕ溝はか＼る方法はとれず、深さ
の制御は難しい。しかし本発明ではＵ溝はセルブロック
間の分離をすればよく、■溝のように埋没層ｎ”ｂに達
しかつワ 。
ル１組の各セルブロック間を遮断する。２２が該Ｕ溝で
あり、ドライエツチングなどにより形成する。■溝は前
述のように表面の幅Ｗに対して深さＤはＤ ＃ ０．７
Ｗの関係があるから、幅を制御することで深さを制御
することができるが、Ｕ溝はか＼る方法はとれず、深さ
の制御は難しい。しかし本発明ではＵ溝はセルブロック
間の分離をすればよく、■溝のように埋没層ｎ”ｂに達
しかつワ 。
−ド線となる該ｎｂ埋没層は切断しないことという制限
はないから、適当な深さでよく、正確な深さ制御は不要
である。Ｕ溝底部にはチャネルカット用のｐ＋拡散をイ
オン打込みで行ない、またＵ溝側壁を酸化して３０００
人程度０絶縁膜を形成させておく。
はないから、適当な深さでよく、正確な深さ制御は不要
である。Ｕ溝底部にはチャネルカット用のｐ＋拡散をイ
オン打込みで行ない、またＵ溝側壁を酸化して３０００
人程度０絶縁膜を形成させておく。
第３図（ｂｌは同図（ａｌの斜視図である。Ｕ溝も表面
に沿って長く形成し、かつ縦、横方向に形成して、セル
ブロックの全周を絶縁する。
に沿って長く形成し、かつ縦、横方向に形成して、セル
ブロックの全周を絶縁する。
次は多結晶シリコンを成長させ、ポリシツングし、多結
晶シリコンを酸化し、表面の窒化膜１４を除く。次にｐ
＋拡散をして１．２μｍ程度の厚みのｐ＋層２６．２８
および０．３〜０．５μｍ程度の厚みのｐ＋層３０を作
る。この状態を第４図（ａ）に示す。２４はＵ溝２２に
形成した絶縁層である。
晶シリコンを酸化し、表面の窒化膜１４を除く。次にｐ
＋拡散をして１．２μｍ程度の厚みのｐ＋層２６．２８
および０．３〜０．５μｍ程度の厚みのｐ＋層３０を作
る。この状態を第４図（ａ）に示す。２４はＵ溝２２に
形成した絶縁層である。
第４図（ｂ）は（ａ）の斜視図を示す。
次はｎ＋拡散をして１層３２．３４．３６をつくる。こ
れらは第１図（ａ）のように結線される。
れらは第１図（ａ）のように結線される。
即ちｎ 層３４はワード線Ｗｏ、Ｗ＋、・・・・・・に
、ｎ 層３２はビット線Ｂｏ、Ｂｌ、Ｂ２．・・・・・
・に接続され、こうして２セル１組のＦＲＯＭメモリセ
ルが構成される。第１図（ｂｌがその等価回路図で、（
ａｌと対応する部分に同じ番号を付しである。
、ｎ 層３２はビット線Ｂｏ、Ｂｌ、Ｂ２．・・・・・
・に接続され、こうして２セル１組のＦＲＯＭメモリセ
ルが構成される。第１図（ｂｌがその等価回路図で、（
ａｌと対応する部分に同じ番号を付しである。
第１図に示されるように、このメモリセルは、２セル単
位で区分され、メモリセルのトランジスタのベースが共
通になってワード線に接続される。
位で区分され、メモリセルのトランジスタのベースが共
通になってワード線に接続される。
埋没層をワード線とする従来のメモリセルも、埋没層で
は抵抗が高いので別にアルミニウムのワード線を設け、
複数メモリセル毎に該ワード線と埋没層を接続するとい
う方法をとっている。従って本発明ではワード線Ｗａ、
Ｗ＋、・・・・・・が特に増えるということではなく、
セルとの接続部が増えるだけである。しかも埋没層がな
いので這い上りはなく、薄いエピタキシャル層の使用が
可能である。
は抵抗が高いので別にアルミニウムのワード線を設け、
複数メモリセル毎に該ワード線と埋没層を接続するとい
う方法をとっている。従って本発明ではワード線Ｗａ、
Ｗ＋、・・・・・・が特に増えるということではなく、
セルとの接続部が増えるだけである。しかも埋没層がな
いので這い上りはなく、薄いエピタキシャル層の使用が
可能である。
前述のように埋没層の這い上りは１μｍはある。
そして書込みを安定化させるためにはダイオード部の厚
みは１．２μｍは必要であり、またベース厚みは０．７
〜０．８μｍは必要である。従って埋没層を設ければエ
ピタキシャル層の厚みは３μｍは必要になる。埋没層が
なければエピタキシャル層は２μｍにすることが可能で
、従って高密度化、高速比が図れる。なお本発明でも周
辺回路部に対しては埋没層を入れており、従って這い上
りがあるが、周辺回路部ではダイオード形成部は不要で
、従ってｎエピタキシャル層がメモリセル部より薄くな
ってもよい。エピタキシャル層１２を２μｍとすれば周
辺回路部のｎエピタキシャル層は１μｍであり、これに
浅いエミッタ拡散３６を行なって周辺回路のトランジス
タを作ることができる。
みは１．２μｍは必要であり、またベース厚みは０．７
〜０．８μｍは必要である。従って埋没層を設ければエ
ピタキシャル層の厚みは３μｍは必要になる。埋没層が
なければエピタキシャル層は２μｍにすることが可能で
、従って高密度化、高速比が図れる。なお本発明でも周
辺回路部に対しては埋没層を入れており、従って這い上
りがあるが、周辺回路部ではダイオード形成部は不要で
、従ってｎエピタキシャル層がメモリセル部より薄くな
ってもよい。エピタキシャル層１２を２μｍとすれば周
辺回路部のｎエピタキシャル層は１μｍであり、これに
浅いエミッタ拡散３６を行なって周辺回路のトランジス
タを作ることができる。
３０はこのトランジスタのベース領域、２８はベースコ
ンタクト領域である。
ンタクト領域である。
埋没層がないと、メモリセルのトランジスタＱの電流増
幅率αを大にすることができる。即ち、このトランジス
タＱは本発明では層２６と１２とＳＵＢで構成され、通
常の縦型トランジスタの構造をしているが、埋没層があ
ると第５図（ｂ）の如（なり、このトランジスタＱは層
Ｂとｎ ｉｉ ＣとＳＵＢで構成され、ｎ層ＣとＳＵＢ
のベース・コレクタ接合面はｎ”ｂ層を避けた直接接触
面で形成される。この結果前者ではαが高（、後者では
低い。
幅率αを大にすることができる。即ち、このトランジス
タＱは本発明では層２６と１２とＳＵＢで構成され、通
常の縦型トランジスタの構造をしているが、埋没層があ
ると第５図（ｂ）の如（なり、このトランジスタＱは層
Ｂとｎ ｉｉ ＣとＳＵＢで構成され、ｎ層ＣとＳＵＢ
のベース・コレクタ接合面はｎ”ｂ層を避けた直接接触
面で形成される。この結果前者ではαが高（、後者では
低い。
αが高いと、ベース電流が少なく、従って書込み時の電
流は殆んどがコレクタ電流となって基板ＳＵＢへ流れ、
ワード線へは流れないから、デコーダ／ドライバＤ／Ｄ
の電流吸収能力が小でよく、Ｄ／Ｄの小型化及び消費電
力の節減が図れる。
流は殆んどがコレクタ電流となって基板ＳＵＢへ流れ、
ワード線へは流れないから、デコーダ／ドライバＤ／Ｄ
の電流吸収能力が小でよく、Ｄ／Ｄの小型化及び消費電
力の節減が図れる。
以上説明したように本発明ではメモリセル面積を減少で
き、セルトランジスタの電流増幅率を著しく増加でき、
デコーダ／ドライバの電流吸収能力を緩和でき、デコー
ダ／ドライバの単純化、高密度化、高速化が可能になり
、またエピタキシャル層を薄くすることができ、周辺回
路素子の拡散領域を浅くして、素子面積の縮小、寄生容
量の低減、高速化が可能になる等、種々の利点が得られ
る。
き、セルトランジスタの電流増幅率を著しく増加でき、
デコーダ／ドライバの電流吸収能力を緩和でき、デコー
ダ／ドライバの単純化、高密度化、高速化が可能になり
、またエピタキシャル層を薄くすることができ、周辺回
路素子の拡散領域を浅くして、素子面積の縮小、寄生容
量の低減、高速化が可能になる等、種々の利点が得られ
る。
第１図（ａｌ （ｂ）は本発明のメモリの要部構成を示
す概略斜視図および回路図、第２図〜第４図は製造工程
の説明図、第５図は従来例の説明図である。 図面でＳＵＢは基板、１６．２４はアイソレーション領
域、１２．１８．２６．３２は各導電型の領域である。
す概略斜視図および回路図、第２図〜第４図は製造工程
の説明図、第５図は従来例の説明図である。 図面でＳＵＢは基板、１６．２４はアイソレーション領
域、１２．１８．２６．３２は各導電型の領域である。
Claims (3)
- （１）複数のワード線とビット線を有し、その交点部に
ダイオードとトランジスタより成るメモリセルを有する
接合短絡型プログラマブルリードオンリメモリにおいて
、 一導電型の半導体基板上に設けられた複数の反対導電型
の帯状領域（１２、１２）と、 それぞれの該帯状領域を取り囲むＵ字型絶縁物アイソレ
ーション領域（２４）と、 それぞれの該帯状領域（１２、１２）内に設けられた一
対の一導電型の領域（２６、２６）と、該一対の一導電
型の領域内にそれぞれ設けられた反対導電型の領域（３
２、３２）と、 該一対の一導電型の領域の間にあって、該一対の一導電
型の領域間で少数キャリアの横方向拡散によって生ずる
ＳＣＲ寄生効果を抑止する反対導電型の高不純物濃度の
領域（１８）を具備し、該一対の一導電型の領域内にそ
れぞれ設けられた反対導電型の領域（３２、３２）が該
ビット線に、該一対の一導電型の領域間にある反対導電
型の高不純物濃度の領域（１８）が該ワード線に接続さ
れてなることを特徴とする接合短絡型プログラマブルリ
ードオンリメモリ。 - （２）該一対の一導電型の領域（２６、２６）はそれぞ
れ三辺を該Ｕ字型絶縁物アイソレーション領域によって
、残るそれぞれの向合う一辺を該一導電型の半導体基板
に達しない浅い絶縁物アイソレーション領域（１６）に
よって取り囲まれてなることを特徴とする特許請求の範
囲第１項記載の接合短絡型プログラマブルリードオンリ
メモリ。 - （３）該一対の一導電型の領域（２６、２６）の間にあ
る、該反対導電型の高不純物濃度の領域（１８）は、該
一対の一導電型の領域に向合う二辺を該一導電型の半導
体基盤に達しない浅い絶縁物アイソレーション領域（１
６）によって、相向合う残り二辺を該Ｕ字型絶縁物アイ
ソレーション領域（２４）によって取り囲まれてなるこ
とを特徴とする特許請求の範囲第２項記載の接合短絡型
プログラマブルリードオンリメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267896A JPS62128172A (ja) | 1985-11-28 | 1985-11-28 | 接合短絡型プログラマブルリ−ドオンリメモリ |
| US06/933,866 US4792833A (en) | 1985-11-28 | 1986-11-24 | Junction-shorting type semiconductor read-only memory having increased speed and increased integration density |
| KR1019860009897A KR900003026B1 (ko) | 1985-11-28 | 1986-11-24 | 접합단락형 반도체 프로그래머블 리드온리 메모리 |
| EP86116367A EP0224857B1 (en) | 1985-11-28 | 1986-11-25 | Junction shortening-type semiconductor read-only memory |
| DE8686116367T DE3684562D1 (de) | 1985-11-28 | 1986-11-25 | Uebergangskurzschlusstyp-halbleiterfestwertspeicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267896A JPS62128172A (ja) | 1985-11-28 | 1985-11-28 | 接合短絡型プログラマブルリ−ドオンリメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128172A true JPS62128172A (ja) | 1987-06-10 |
Family
ID=17451126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267896A Pending JPS62128172A (ja) | 1985-11-28 | 1985-11-28 | 接合短絡型プログラマブルリ−ドオンリメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4792833A (ja) |
| EP (1) | EP0224857B1 (ja) |
| JP (1) | JPS62128172A (ja) |
| KR (1) | KR900003026B1 (ja) |
| DE (1) | DE3684562D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569634B2 (ja) * | 1987-11-26 | 1997-01-08 | 日本電気株式会社 | 接合破壊型半導体記憶装置 |
| FR2864344B1 (fr) * | 2003-12-18 | 2006-08-11 | St Microelectronics Sa | Composant semiconducteur comprenant des zones a concentration de platine elevee |
| EP1965427A1 (en) | 2007-02-28 | 2008-09-03 | STMicroelectronics S.r.l. | Array of vertical bipolar junction transistors, in particular selectors in a phase change memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607388B2 (ja) * | 1978-09-08 | 1985-02-23 | 富士通株式会社 | 半導体記憶装置 |
| US4454647A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4612465A (en) * | 1982-06-21 | 1986-09-16 | Eaton Corporation | Lateral bidirectional notch FET with gates at non-common potentials |
| US4631570A (en) * | 1984-07-03 | 1986-12-23 | Motorola, Inc. | Integrated circuit having buried oxide isolation and low resistivity substrate for power supply interconnection |
-
1985
- 1985-11-28 JP JP60267896A patent/JPS62128172A/ja active Pending
-
1986
- 1986-11-24 US US06/933,866 patent/US4792833A/en not_active Expired - Fee Related
- 1986-11-24 KR KR1019860009897A patent/KR900003026B1/ko not_active IP Right Cessation
- 1986-11-25 DE DE8686116367T patent/DE3684562D1/de not_active Expired - Fee Related
- 1986-11-25 EP EP86116367A patent/EP0224857B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR900003026B1 (ko) | 1990-05-04 |
| KR870005395A (ko) | 1987-06-08 |
| EP0224857A1 (en) | 1987-06-10 |
| EP0224857B1 (en) | 1992-03-25 |
| US4792833A (en) | 1988-12-20 |
| DE3684562D1 (de) | 1992-04-30 |
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