JPH02142184A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02142184A JPH02142184A JP29524188A JP29524188A JPH02142184A JP H02142184 A JPH02142184 A JP H02142184A JP 29524188 A JP29524188 A JP 29524188A JP 29524188 A JP29524188 A JP 29524188A JP H02142184 A JPH02142184 A JP H02142184A
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、チップリーイズが小さく、安定した逆電圧
阻止特性を有する半導体装置及びその製造方法に関する
。
阻止特性を有する半導体装置及びその製造方法に関する
。
第２図はプレーナー型半導体装置の一種である従来のダ
イオードを示り゛断面図である。Ｎ”７３板１上にはＮ
エピタキシャル層２が形成されている。Ｎ 丁ビタ
ギシ１ノル層２ ｔには［）型不純物領域たるアノード
領域３及びＮ型不純物領域たる環状のフィールトリミツ
ディングリング４が形成されている。フィールドリミッ
ティングリング４は、空乏層が伸び過ぎてＮ エピタキ
シャル層２の側面（通常の場合ダイシング而）に達する
のを防止する。７ノード領域３−Ｌにはアノード電極６
が形成され、Ｎ＋基板１の下面にはカソード電極７が形
成されている。アノード領ｂａ３とフィールドリミッテ
ィングリング４との間のＮ エピタキシャル層２上には
二酸化シリコンより成る接合保護膜８が形成されている
。フィールトリミツディングリング４上には電極９が形
成されている。
イオードを示り゛断面図である。Ｎ”７３板１上にはＮ
エピタキシャル層２が形成されている。Ｎ 丁ビタ
ギシ１ノル層２ ｔには［）型不純物領域たるアノード
領域３及びＮ型不純物領域たる環状のフィールトリミツ
ディングリング４が形成されている。フィールドリミッ
ティングリング４は、空乏層が伸び過ぎてＮ エピタキ
シャル層２の側面（通常の場合ダイシング而）に達する
のを防止する。７ノード領域３−Ｌにはアノード電極６
が形成され、Ｎ＋基板１の下面にはカソード電極７が形
成されている。アノード領ｂａ３とフィールドリミッテ
ィングリング４との間のＮ エピタキシャル層２上には
二酸化シリコンより成る接合保護膜８が形成されている
。フィールトリミツディングリング４上には電極９が形
成されている。
−Ｆ記のような構成を有するダイオードのアノード電８
Ａ６とカソード電８Ａ７との間に逆電圧を印加すると、
アノード領域３とＮ エピタキシャル層２により規定さ
れるＰ Ｎ接合部より空乏層１０が広がる。そして、ア
ノード電極６とカソード電極７どの間に与えられる電圧
の差が所定値以上になると降伏が生じる。上記動作にお
いて、良好な逆電圧阻止特性を得るのに障害となる問題
がある。
Ａ６とカソード電８Ａ７との間に逆電圧を印加すると、
アノード領域３とＮ エピタキシャル層２により規定さ
れるＰ Ｎ接合部より空乏層１０が広がる。そして、ア
ノード電極６とカソード電極７どの間に与えられる電圧
の差が所定値以上になると降伏が生じる。上記動作にお
いて、良好な逆電圧阻止特性を得るのに障害となる問題
がある。
それは、空乏層１０の所面形状の曲率半径の問題である
。Ｊなわち、第２図に示ずａ部ぐの空乏層１０の曲率半
径は空乏層１０の他の部分ぐの曲率半径より小さくなる
。その結果、ａ部付近の電位傾斜が大きくなり電界集中
が生じ良好な逆電圧阻止特性が得れない。ａ部での曲率
半径を大ぎくするためのｍ造としては特開昭６１−８４
．８３０号公報に示された構造がある。第３図は］１記
公報に示された構造を有づるダイオードの断面図である
。
。Ｊなわち、第２図に示ずａ部ぐの空乏層１０の曲率半
径は空乏層１０の他の部分ぐの曲率半径より小さくなる
。その結果、ａ部付近の電位傾斜が大きくなり電界集中
が生じ良好な逆電圧阻止特性が得れない。ａ部での曲率
半径を大ぎくするためのｍ造としては特開昭６１−８４
．８３０号公報に示された構造がある。第３図は］１記
公報に示された構造を有づるダイオードの断面図である
。
このダイオードの構造では、アノード領域３にＪ３いて
外周方向へに近づくほどＰ型不純物ｍ Ｉｎを低くし、
かつＰ型不純物の拡散の深さを浅くしている。その他の
構成は、第２図に示したダイオードと同様である。この
ように構成することによりａ部での空乏層１０の曲率半
径は空乏層１０の他の部分のそれと比し小さくなること
１よない。そのため、ａ部に電界集中は起きず良好な逆
電１■−阻止特性が得られる。さらに、アノード領域３
のｌ）型不純物濃度が低い領域には空乏層１０が伸びる
ので、このことからも空乏層１０の曲率半径が大きクイ
【す、良好な逆電圧阻止特性が得られる。
外周方向へに近づくほどＰ型不純物ｍ Ｉｎを低くし、
かつＰ型不純物の拡散の深さを浅くしている。その他の
構成は、第２図に示したダイオードと同様である。この
ように構成することによりａ部での空乏層１０の曲率半
径は空乏層１０の他の部分のそれと比し小さくなること
１よない。そのため、ａ部に電界集中は起きず良好な逆
電１■−阻止特性が得られる。さらに、アノード領域３
のｌ）型不純物濃度が低い領域には空乏層１０が伸びる
ので、このことからも空乏層１０の曲率半径が大きクイ
【す、良好な逆電圧阻止特性が得られる。
第４図は第３図に示したダイオードの製造Ｊ程を説明す
るための図であり、このうち第４図（ａ）は７ノ一ド領
域３形成時に用いるシリ：ｌン酸化膜より成るガラスマ
スク１２の一部平面図、第４図（ｂ）はガラスマスク１
２を用いてアノード領域３を形成しているときのｘ−Ｘ
線での断面図て゛ある。
るための図であり、このうち第４図（ａ）は７ノ一ド領
域３形成時に用いるシリ：ｌン酸化膜より成るガラスマ
スク１２の一部平面図、第４図（ｂ）はガラスマスク１
２を用いてアノード領域３を形成しているときのｘ−Ｘ
線での断面図て゛ある。
ガラスマスク１２を用いたダイオードのＩＩＪ造工程の
概略を説明する。Ｎ１基板１上にＮ エピタキシャル層
２を成長させる。次に、第４図（ａ）に示したガラスマ
スク１２を用い、その間口部１３を介しＮ エピタキシ
ャル層２上に１〕型不純物を導入し、その後熱処理する
ことによりアノード領域３を形成する。このとき、外周
方向Ａに近づくほど開口部１３の開口面積が小さくなり
、あるいは外周方向Ａに近づくにつれ開口部１３の間隔
が徐々に広くなるガラスマスク１２を用いることによっ
て、外周方向Ａに近づくほど１〕型不純物ａ度を低くし
、かつＰ型不純物の拡散の深さを浅く形成するようにす
る。このようなアノード領域３の形成状態を第４図（ｂ
）に示す。次に、保護接合膜８を形成し、その模アノー
ド電極６．カソード電極７．電極９を形成する。このよ
うにして、外周方向Ａに近づくほどＰ型不純物濃度が低
く、かつＰ型不純物の拡散の深さを浅くし、曲率半径の
大きいアノード領域３を形成する。
概略を説明する。Ｎ１基板１上にＮ エピタキシャル層
２を成長させる。次に、第４図（ａ）に示したガラスマ
スク１２を用い、その間口部１３を介しＮ エピタキシ
ャル層２上に１〕型不純物を導入し、その後熱処理する
ことによりアノード領域３を形成する。このとき、外周
方向Ａに近づくほど開口部１３の開口面積が小さくなり
、あるいは外周方向Ａに近づくにつれ開口部１３の間隔
が徐々に広くなるガラスマスク１２を用いることによっ
て、外周方向Ａに近づくほど１〕型不純物ａ度を低くし
、かつＰ型不純物の拡散の深さを浅く形成するようにす
る。このようなアノード領域３の形成状態を第４図（ｂ
）に示す。次に、保護接合膜８を形成し、その模アノー
ド電極６．カソード電極７．電極９を形成する。このよ
うにして、外周方向Ａに近づくほどＰ型不純物濃度が低
く、かつＰ型不純物の拡散の深さを浅くし、曲率半径の
大きいアノード領域３を形成する。
また、ａ部での曲率半径を大きくし、電界集中を防止す
る他の方法としては、デイプレッションリングを設ける
ことが従来より知られている。すなわら、第５図に示す
ように、アノード領域３とフィールドリミッティングリ
ング４との間にＰ≧１１！不純物領域である環状のデイ
プレッションリング１１を設けるものである。デイプレ
ッジコンリング１１を設番ブることにより空乏層１０が
第５図に示すように広がり、ａ部での曲率半径を大きく
するものである。
る他の方法としては、デイプレッションリングを設ける
ことが従来より知られている。すなわら、第５図に示す
ように、アノード領域３とフィールドリミッティングリ
ング４との間にＰ≧１１！不純物領域である環状のデイ
プレッションリング１１を設けるものである。デイプレ
ッジコンリング１１を設番ブることにより空乏層１０が
第５図に示すように広がり、ａ部での曲率半径を大きく
するものである。
ところで、Ｎ １ビシキシ１ｒル層２とアノード領域３
により規定されるＰ Ｎ接合は接合保′：！！膜８によ
り外部からの直接の汚染から守られているが、空乏層１
０の形状は、接合保護膜８土の電荷、接合保ｒ！！膜８
中の電荷より影響を受り、表面近くの空乏層１０の幅が
内部での空乏層１０の幅より狭くなる。そのため、降伏
電圧は表面の空乏層１０の幅により決定されてしまい、
所望の逆電圧阻止特性が得られない。この問題を解決す
るにも上述したデイプレッションリング１１が用いられ
る。
により規定されるＰ Ｎ接合は接合保′：！！膜８によ
り外部からの直接の汚染から守られているが、空乏層１
０の形状は、接合保護膜８土の電荷、接合保ｒ！！膜８
中の電荷より影響を受り、表面近くの空乏層１０の幅が
内部での空乏層１０の幅より狭くなる。そのため、降伏
電圧は表面の空乏層１０の幅により決定されてしまい、
所望の逆電圧阻止特性が得られない。この問題を解決す
るにも上述したデイプレッションリング１１が用いられ
る。
デイプレッションリング１１を用いた構成は、前述した
第５図のとおりである。デイプレッションリング１１を
新たに設けることにより、表面付近での空乏層１０の幅
を十分に確保味することができ、降伏電圧は従来のよう
に表面付近の空乏層１０の幅により決定されることがな
く、所望の逆電圧阻止特性が得られる。また、表面付近
の空乏層１０の幅が内部の幅より狭くならないので、最
大電界強度はデイプレッジ」ンリング１１を設けない場
合に比し小さくなる。そのため、空乏層１０が接合保護
膜８上あるいは接合保１１１１！Ｊ８中の電荷からうり
る影響が小さくなり、安定した降伏電圧が得られる。第
５図において、（ｂ）は（ａ）のＹＹに沿っての電界強
度の度合を示す。
第５図のとおりである。デイプレッションリング１１を
新たに設けることにより、表面付近での空乏層１０の幅
を十分に確保味することができ、降伏電圧は従来のよう
に表面付近の空乏層１０の幅により決定されることがな
く、所望の逆電圧阻止特性が得られる。また、表面付近
の空乏層１０の幅が内部の幅より狭くならないので、最
大電界強度はデイプレッジ」ンリング１１を設けない場
合に比し小さくなる。そのため、空乏層１０が接合保護
膜８上あるいは接合保１１１１！Ｊ８中の電荷からうり
る影響が小さくなり、安定した降伏電圧が得られる。第
５図において、（ｂ）は（ａ）のＹＹに沿っての電界強
度の度合を示す。
従来、空乏層の曲率半径を人きくしたり、接合保護膜８
上の電荷及び接合保護膜８中の電荷から空乏層１０が影
響を受けないようにするために、上記のような方法が取
られていた。
上の電荷及び接合保護膜８中の電荷から空乏層１０が影
響を受けないようにするために、上記のような方法が取
られていた。
しかし、７ノード領域３のａ部の曲率半径を大きくする
場合、１ケ所でもＰ型不純物の拡散の深さが浅くなりす
ぎたり、深くなりすぎたりすると、その部分での空乏層
１０の曲率半径が小さくなる。
場合、１ケ所でもＰ型不純物の拡散の深さが浅くなりす
ぎたり、深くなりすぎたりすると、その部分での空乏層
１０の曲率半径が小さくなる。
その結果、アノード電極６とカソード電極７の間に逆電
圧を印加すると前記曲率半径が小さくなった部分で電界
集中が生じ、所望の逆電圧阻止特性が得られないという
問題点が生じ、これを防止するために精緻な写貞製版技
術が必要であるという問題点があった。
圧を印加すると前記曲率半径が小さくなった部分で電界
集中が生じ、所望の逆電圧阻止特性が得られないという
問題点が生じ、これを防止するために精緻な写貞製版技
術が必要であるという問題点があった。
また、上記のようにデイプレッションリング１１を設け
、空乏層１０の幅を適正に保つようにしているわけであ
るが、より安定した逆電圧Ｎ１止特性を得るため以下の
ような構造にすることが提案されている。すなわち、デ
イプレッションリング１１を浅く形成することである。
、空乏層１０の幅を適正に保つようにしているわけであ
るが、より安定した逆電圧Ｎ１止特性を得るため以下の
ような構造にすることが提案されている。すなわち、デ
イプレッションリング１１を浅く形成することである。
こうすることにより、ざらに空乏１１０の曲率半径を大
ぎくし、より安定した逆電圧阻止特性が得られる。しか
し、一般にアノード領域３を構成するＰ型不純物領域と
、デイプレッションリング１１を構成する）〕型不純物
領域は同時に形成される。そのため、上記ような構成に
するためには、Ｐ型不純物を複数回に分りで行い、別々
に７ノ〜ド領域３とデイプレッションリング１１を形成
する必要がある。この場合、工程数が増加し、製造コス
トが上昇するという問題点があった。
ぎくし、より安定した逆電圧阻止特性が得られる。しか
し、一般にアノード領域３を構成するＰ型不純物領域と
、デイプレッションリング１１を構成する）〕型不純物
領域は同時に形成される。そのため、上記ような構成に
するためには、Ｐ型不純物を複数回に分りで行い、別々
に７ノ〜ド領域３とデイプレッションリング１１を形成
する必要がある。この場合、工程数が増加し、製造コス
トが上昇するという問題点があった。
また、デイプレッションリング１１をＩＧプる領域は、
ダイオード本来の機能を発揮するのに必要な領［（以下
能動領域という）に十分な面積を確保するために、でき
るだけ小さいほうが望ましい。
ダイオード本来の機能を発揮するのに必要な領［（以下
能動領域という）に十分な面積を確保するために、でき
るだけ小さいほうが望ましい。
能動領域の面積はダイオードの取扱う電圧・電流でほぼ
決定されてしまい、能動領域の面積を小さくするのは困
難である。そのため、チップサイズの縮小、ひいて覧よ
製品コストの軽減を測るのに最も簡単な方法がデイプレ
ッションリング１１の領域を小ざくすることになる。し
かし、上記の要望は、逆電圧阻止特性の安定化という面
から見ると相反Ｊ−る要望であり、上記要望を取り入れ
ると逆電圧阻止特性が不安定になるという問題点があっ
た。
決定されてしまい、能動領域の面積を小さくするのは困
難である。そのため、チップサイズの縮小、ひいて覧よ
製品コストの軽減を測るのに最も簡単な方法がデイプレ
ッションリング１１の領域を小ざくすることになる。し
かし、上記の要望は、逆電圧阻止特性の安定化という面
から見ると相反Ｊ−る要望であり、上記要望を取り入れ
ると逆電圧阻止特性が不安定になるという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たｂので、より安定した逆電圧阻止特性を有し、かつチ
ップ４ノイズの小ざい半導体装置を得ること、及び、よ
り簡単な方法で前記半導体装置を製造することができる
製造方法を得ることを目的とする。
たｂので、より安定した逆電圧阻止特性を有し、かつチ
ップ４ノイズの小ざい半導体装置を得ること、及び、よ
り簡単な方法で前記半導体装置を製造することができる
製造方法を得ることを目的とする。
この発明に係る半導体装置は、第１導電型の基板と、基
板の一生面上に形成さた第２導電型の第１の不純物領域
と、第１の不純物領域を取り囲むように前記基板の一主
面［に形成され、不純物濃度が第１の不純物ｆｔ４ｂｉ
、より低い第２導′市型の第２の不純物領域とを備えで
いる。
板の一生面上に形成さた第２導電型の第１の不純物領域
と、第１の不純物領域を取り囲むように前記基板の一主
面［に形成され、不純物濃度が第１の不純物ｆｔ４ｂｉ
、より低い第２導′市型の第２の不純物領域とを備えで
いる。
この発明に係る半導体装置の製造方法は、不純物を導入
すべき領域に開口部に加えて非開口部を設けることによ
り不純物導入ｆｆｉを調整することができるマスクを用
い、前記基板の第１及び第２の領域に前記第１の領域Ｊ
、りも前記第２の領域の方が不純物導入量が少なくなる
ように、前記基板に第２導電型の不純物を導入する１稈
と、不純物が導入された基板を熱処理することにより、
第１の領域において第２導電型の第１の不純物領域を形
成するとともに、これと同時に第２の領域にＪ３いて不
純物濃度が第１の不純物領域の濃度より低く、第１の不
純物領域を取り囲む第２導電型の第２の不純物領域とを
形成する工程とを備えている。
すべき領域に開口部に加えて非開口部を設けることによ
り不純物導入ｆｆｉを調整することができるマスクを用
い、前記基板の第１及び第２の領域に前記第１の領域Ｊ
、りも前記第２の領域の方が不純物導入量が少なくなる
ように、前記基板に第２導電型の不純物を導入する１稈
と、不純物が導入された基板を熱処理することにより、
第１の領域において第２導電型の第１の不純物領域を形
成するとともに、これと同時に第２の領域にＪ３いて不
純物濃度が第１の不純物領域の濃度より低く、第１の不
純物領域を取り囲む第２導電型の第２の不純物領域とを
形成する工程とを備えている。
（作用）
この発明に係る半導体装置では、基板と第１の領域間に
逆電圧をかけることにより生じる空乏層は、不純物濃度
の低い領域、つまり第２の不純物領域内まで伸び、最大
電界強度は小さくなる。そのため、従来ど同一の最大電
界強度を得たい場合、第２の不純物領域のサイズを小ざ
くできる。
逆電圧をかけることにより生じる空乏層は、不純物濃度
の低い領域、つまり第２の不純物領域内まで伸び、最大
電界強度は小さくなる。そのため、従来ど同一の最大電
界強度を得たい場合、第２の不純物領域のサイズを小ざ
くできる。
不純物を導入すべき領域に開口部に加えて非開口部を設
けることにより不純物導入量を調整することができるマ
スクを用い、基板の第１及び第２の領域に第１の領域よ
りも第２の領域の方が不純物領域内が少なくなるように
、基板に第２導電型の不純物を導入する。その後、上記
のようにして不純物が導入された基板に熱処理を施し、
第１の領域において第２導電型の第１の不純物領域を形
成するとともに、これと同時に第２の領域において不純
物濃αが第１の不純物領域の濃度より低く、第１の不純
物領域をＪ１７り囲むＷ１２導雷型の第２不純物領域を
形成する。
けることにより不純物導入量を調整することができるマ
スクを用い、基板の第１及び第２の領域に第１の領域よ
りも第２の領域の方が不純物領域内が少なくなるように
、基板に第２導電型の不純物を導入する。その後、上記
のようにして不純物が導入された基板に熱処理を施し、
第１の領域において第２導電型の第１の不純物領域を形
成するとともに、これと同時に第２の領域において不純
物濃αが第１の不純物領域の濃度より低く、第１の不純
物領域をＪ１７り囲むＷ１２導雷型の第２不純物領域を
形成する。
（実施例）
第１図はこの発明の一実施例を示す図であり、このうち
（ａ）は半導体装置の断面を示し、（ｂ）は（ａ）のＹ
−Ｙでの電界強度の度合を示す。第１図（ａ）において
、第５図に示した従来のダイオードとの相違点は、アノ
ード領域３を外周方向Ａに近づり１４どＰ型不純物の濃
度を低くし、かつＰ型不純物の拡散の深さを徐々に浅く
したこと及びデイプレッションリング１１の（〕型不純
物の濃度を低くしたことである。その他の構成は従来の
ダイオードと同様である。
（ａ）は半導体装置の断面を示し、（ｂ）は（ａ）のＹ
−Ｙでの電界強度の度合を示す。第１図（ａ）において
、第５図に示した従来のダイオードとの相違点は、アノ
ード領域３を外周方向Ａに近づり１４どＰ型不純物の濃
度を低くし、かつＰ型不純物の拡散の深さを徐々に浅く
したこと及びデイプレッションリング１１の（〕型不純
物の濃度を低くしたことである。その他の構成は従来の
ダイオードと同様である。
このようなダイＡ゛−ドのカソード電極６とアノード電
極７に逆電圧を印加したと１６゜ｆイブレッションリン
グ１１の］〕型型不純物度を低くし、かつ、アノード領
域３の外周方向Ａの１〕型不純物＃度を低くしているの
で、空乏層１０は第１図に示すようにデイプレッション
リング１１内及び７ノード領域３内にまで大きく延びる
。そのため、従来と同じ設計サイズのデイプレッション
リング１１を持っていても最大電界強度は従来に比し小
さくなり、従来と同程度の最大電界強度を得ようとする
場合は、従来に比しデイプレッションリング１１の設計
寸法を小さくすることができる。その結果、チップサイ
ズは小さくなり、製品コストの軽減が図れる。
極７に逆電圧を印加したと１６゜ｆイブレッションリン
グ１１の］〕型型不純物度を低くし、かつ、アノード領
域３の外周方向Ａの１〕型不純物＃度を低くしているの
で、空乏層１０は第１図に示すようにデイプレッション
リング１１内及び７ノード領域３内にまで大きく延びる
。そのため、従来と同じ設計サイズのデイプレッション
リング１１を持っていても最大電界強度は従来に比し小
さくなり、従来と同程度の最大電界強度を得ようとする
場合は、従来に比しデイプレッションリング１１の設計
寸法を小さくすることができる。その結果、チップサイ
ズは小さくなり、製品コストの軽減が図れる。
また、アノード領域３において、外周方向へに近づくに
つれて徐々にＰ型不純物の拡散の深さを浅くし、曲率半
径を大きくなるようにしている。
つれて徐々にＰ型不純物の拡散の深さを浅くし、曲率半
径を大きくなるようにしている。
従って、従来のように（第２図参照）ａ部分において、
空乏層１０の幅が著しく狭くなることがなく、より平面
接合に近くなる。そのため、ａ部分での電界集中を防止
でき、より安定な逆電圧阻止特性を得ることができる。
空乏層１０の幅が著しく狭くなることがなく、より平面
接合に近くなる。そのため、ａ部分での電界集中を防止
でき、より安定な逆電圧阻止特性を得ることができる。
次に、上記のようなダイオードの製造方法について説明
する。Ｎ″基板１上にＮ−エピタキシ１ル層２を形成づ
る。次に、ガラスマスクパターンを用いＦ）型不純物を
Ｎ エピタキシ１１ル層２．トに付着させる。このとぎ
、Ｐ型の不純物濃度を薄くしたい領域（アノード類１４
３の外周方向への領域。
する。Ｎ″基板１上にＮ−エピタキシ１ル層２を形成づ
る。次に、ガラスマスクパターンを用いＦ）型不純物を
Ｎ エピタキシ１１ル層２．トに付着させる。このとぎ
、Ｐ型の不純物濃度を薄くしたい領域（アノード類１４
３の外周方向への領域。
デプレツヨンリング１１となる領域）が細やかなパター
ン（ストライブ状、短冊状、メツシュ状等ンに分割され
たガラスマスクパターンを用いる（第４図（ａ）参照）
。このようなガラスマスクパターンを用い一度に、Ｐ型
不純物をＮ エピタキシ１１ル層２上に付着させる。す
ると、単位面積あたりのＰ型不純物の付着量に差が生じ
る。その後、長時間のドライブ拡散により、上記パター
ンに従って分割して付着されたＰ型不純物を一体化する
ことにより、アノード領域３及びデイプレッションリン
グ１１を形成する。このようにして形成されたアノード
領域３は、外周方向Ａに近づくほどＰ型の不純物のＩＩ
Ｉ Ｉｆｆが低く、かつ、イの拡散の深さが浅くなる。
ン（ストライブ状、短冊状、メツシュ状等ンに分割され
たガラスマスクパターンを用いる（第４図（ａ）参照）
。このようなガラスマスクパターンを用い一度に、Ｐ型
不純物をＮ エピタキシ１１ル層２上に付着させる。す
ると、単位面積あたりのＰ型不純物の付着量に差が生じ
る。その後、長時間のドライブ拡散により、上記パター
ンに従って分割して付着されたＰ型不純物を一体化する
ことにより、アノード領域３及びデイプレッションリン
グ１１を形成する。このようにして形成されたアノード
領域３は、外周方向Ａに近づくほどＰ型の不純物のＩＩ
Ｉ Ｉｆｆが低く、かつ、イの拡散の深さが浅くなる。
また、デイプレッションリング１１のＰ型不純物の′ｍ
度は、従来より低くなる。その後、従来と同様、アノー
ド電橿６．カソード電極７、接合保：ｆ！膜８．電極９
を形成する。上記のような方法によると、−回の拡散工
程により異なる濃度と異なる拡散深さを有するアノード
領域３とデイプレッジ」ンリング１１が形成でき、作業
コ］程増加によるコスト上昇はない。また、従来のよう
に１カ所でもＰ型不純物の拡散の深さが浅くなったり深
くなったりすることによりアノード領域３の曲率半径が
小さくなっても、デイプレッションリング１１があるの
で、従来はど電界集中は生じず、逆電圧阻止特性が従来
はど悪化しない。また、デイプレッションリング１１の
部分において、上記のような現象が生じ、デイプレッシ
ョンリング１１の曲率半径が小さくなっても、デイプレ
ッションリング１１はフローティング状態にあるので、
逆電圧阻止特性には影響しない。従って、従来はど精緻
な写真製版技術は必要ない。
度は、従来より低くなる。その後、従来と同様、アノー
ド電橿６．カソード電極７、接合保：ｆ！膜８．電極９
を形成する。上記のような方法によると、−回の拡散工
程により異なる濃度と異なる拡散深さを有するアノード
領域３とデイプレッジ」ンリング１１が形成でき、作業
コ］程増加によるコスト上昇はない。また、従来のよう
に１カ所でもＰ型不純物の拡散の深さが浅くなったり深
くなったりすることによりアノード領域３の曲率半径が
小さくなっても、デイプレッションリング１１があるの
で、従来はど電界集中は生じず、逆電圧阻止特性が従来
はど悪化しない。また、デイプレッションリング１１の
部分において、上記のような現象が生じ、デイプレッシ
ョンリング１１の曲率半径が小さくなっても、デイプレ
ッションリング１１はフローティング状態にあるので、
逆電圧阻止特性には影響しない。従って、従来はど精緻
な写真製版技術は必要ない。
なお、上記実施例ではダイオードについて説明したが、
トランジスタ、ゲートターンオフサイリスタ等のブレー
ナ型の電力用半導体素子にもこの発明は適用でき、上記
実施例と同様の効果が得られる。また、上記実施例にお
いて、Ｐ型とＮ型を逆にしてもよい。
トランジスタ、ゲートターンオフサイリスタ等のブレー
ナ型の電力用半導体素子にもこの発明は適用でき、上記
実施例と同様の効果が得られる。また、上記実施例にお
いて、Ｐ型とＮ型を逆にしてもよい。
以上のように、請求項１記載の半導体装置によれば、第
１の不純物領域を取り囲むように基板の−・主面上に形
成され、不純物濃度が第１の不純物ｆｎ域より低い第２
導電型の第２の不純物領域を備えているので、基板と第
１の不純物領域に逆電圧を印加すると、基板と第１の不
純物領域とにより規定されるＰＮ接合部より生じる空乏
層は、第２の不純物領域内まで伸び、最大電界強度が小
さくなる。そのため、最大電界強度を従来と１１１１じ
に保ちながら、第２の不純物領域のサイズを従来より小
さくひきる。その結果、チツプリイズが小さくなり、製
品コストを軽減することができるという効果がある。ま
た、第１の不純物領域を取り囲むように第２の不純物領
域を設けているので、空乏層の曲率半径が著１ノく小さ
くなることがないとともに、表面からの影響にＪ：り空
乏層の幅がせまくなることを防止することができ、安定
した逆電圧阻止特性が栂られる、。
１の不純物領域を取り囲むように基板の−・主面上に形
成され、不純物濃度が第１の不純物ｆｎ域より低い第２
導電型の第２の不純物領域を備えているので、基板と第
１の不純物領域に逆電圧を印加すると、基板と第１の不
純物領域とにより規定されるＰＮ接合部より生じる空乏
層は、第２の不純物領域内まで伸び、最大電界強度が小
さくなる。そのため、最大電界強度を従来と１１１１じ
に保ちながら、第２の不純物領域のサイズを従来より小
さくひきる。その結果、チツプリイズが小さくなり、製
品コストを軽減することができるという効果がある。ま
た、第１の不純物領域を取り囲むように第２の不純物領
域を設けているので、空乏層の曲率半径が著１ノく小さ
くなることがないとともに、表面からの影響にＪ：り空
乏層の幅がせまくなることを防止することができ、安定
した逆電圧阻止特性が栂られる、。
請求項２記載の半導体装置の製造方法によれば、第１導
電型の基板を準備づる■稈と、不純物を導入ずべき領域
に間口部に加えて非間口部を設けることにより不純物導
入量が調整されるマスクを用い、前記基板の第１及び第
２の領域に前記第１の領域よりも前記第２の領域の方が
不純物導入量が少なくなるように、前記基板に第２導電
型の不純物を導入する工程と、不純物が導入された前記
基板を熱処理することにより、前記第１の領域において
第２導電型の第１の不純物領域を形成するとともに、こ
れと同時に前記第２の領域において不純物濃度が前記第
１の不純物領域の濃度Ｊ：り低く、前記第１の不純物領
域を取り囲む第２導電型の第２の不純物領域を形成する
工程とを備えているので、第１の不純物領域及び第２の
不純物領域を同一工程により同時に形成でき、製造コス
トが上昇しないという効果がある。
電型の基板を準備づる■稈と、不純物を導入ずべき領域
に間口部に加えて非間口部を設けることにより不純物導
入量が調整されるマスクを用い、前記基板の第１及び第
２の領域に前記第１の領域よりも前記第２の領域の方が
不純物導入量が少なくなるように、前記基板に第２導電
型の不純物を導入する工程と、不純物が導入された前記
基板を熱処理することにより、前記第１の領域において
第２導電型の第１の不純物領域を形成するとともに、こ
れと同時に前記第２の領域において不純物濃度が前記第
１の不純物領域の濃度Ｊ：り低く、前記第１の不純物領
域を取り囲む第２導電型の第２の不純物領域を形成する
工程とを備えているので、第１の不純物領域及び第２の
不純物領域を同一工程により同時に形成でき、製造コス
トが上昇しないという効果がある。
第１図はこの発明の一実施例を示す図、第２図は従来の
ダイオードを示ｔ １ｆＪｉ而図、第３図ないし第５図
は第２図に示したダイオードの改良ダイオードの問題点
を説明するための図である。 図において、２はＮ エピタＶシャル層、３はアノード
領域、１１はデイプレッジ」ンリングである。 なお、各図中同一符号は同一または相当部分を示す。
ダイオードを示ｔ １ｆＪｉ而図、第３図ないし第５図
は第２図に示したダイオードの改良ダイオードの問題点
を説明するための図である。 図において、２はＮ エピタＶシャル層、３はアノード
領域、１１はデイプレッジ」ンリングである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電型の基板と、 前記基板の一主面上に形成された第２導電型の第１の不
純物領域と、 前記第１の不純物領域を取り囲むように前記基板の一主
面上に形成され、不純物濃度が前記第１の不純物領域よ
り低い第２導電型の第２の不純物領域とを備えた半導体
装置。 - （２）第１導電型の基板を準備する工程と、不純物を導
入すべき領域に開口部に加えて非開口部を設けることに
より不純物導入量を調整することができるマスクを用い
、前記基板の第１及び第２の領域に前記第１の領域より
も前記第２の領域の方が不純物導入量が少なくなるよう
に、前記ｌ板に第２導電型の不純物を導入する工程と、
不純物が導入された前記基板を熱処理することにより、
前記第１の領域において第２導電型の第１の不純物領域
を形成するとともに、これと同時に前記第２の領域にお
いて不純物濃度が前記第１の不純物領域の濃度より低く
、前記第１の不純物領域を取り囲む第２導電型の第２の
不純物領域を形成する工程とを含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29524188A JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29524188A JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02142184A true JPH02142184A (ja) | 1990-05-31 |
| JPH07105485B2 JPH07105485B2 (ja) | 1995-11-13 |
Family
ID=17818043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29524188A Expired - Lifetime JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105485B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661753A1 (en) * | 1994-01-04 | 1995-07-05 | Motorola, Inc. | Semiconductor structure with field limiting ring and method for making |
| WO1999023703A1 (de) * | 1997-11-03 | 1999-05-14 | Infineon Technologies Ag | Hochspannungsfeste randstruktur für halbleiterbauelemente |
| JP2004281949A (ja) * | 2003-03-19 | 2004-10-07 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| JP2005515640A (ja) * | 2002-01-15 | 2005-05-26 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | ｐｎ接合を備えた半導体構造物及び半導体構造物の製造方法 |
| US9105486B2 (en) | 2013-04-05 | 2015-08-11 | Mitsubishi Electric Corporation | Semiconductor device |
-
1988
- 1988-11-22 JP JP29524188A patent/JPH07105485B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661753A1 (en) * | 1994-01-04 | 1995-07-05 | Motorola, Inc. | Semiconductor structure with field limiting ring and method for making |
| WO1999023703A1 (de) * | 1997-11-03 | 1999-05-14 | Infineon Technologies Ag | Hochspannungsfeste randstruktur für halbleiterbauelemente |
| US6870201B1 (en) | 1997-11-03 | 2005-03-22 | Infineon Technologies Ag | High voltage resistant edge structure for semiconductor components |
| JP2005515640A (ja) * | 2002-01-15 | 2005-05-26 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | ｐｎ接合を備えた半導体構造物及び半導体構造物の製造方法 |
| JP2004281949A (ja) * | 2003-03-19 | 2004-10-07 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| US9105486B2 (en) | 2013-04-05 | 2015-08-11 | Mitsubishi Electric Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105485B2 (ja) | 1995-11-13 |
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