JPS5923117B2 - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPS5923117B2 JPS5923117B2 JP11421077A JP11421077A JPS5923117B2 JP S5923117 B2 JPS5923117 B2 JP S5923117B2 JP 11421077 A JP11421077 A JP 11421077A JP 11421077 A JP11421077 A JP 11421077A JP S5923117 B2 JPS5923117 B2 JP S5923117B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- thyristor
- cathode
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 230000035945 sensitivity Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7408—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a capacitor or a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明はサイリスタにかかり、特にゲート感度の制御性
を良好としたサイリスタに関する。
を良好としたサイリスタに関する。
従来サイリスタのゲート感度のコントロールには一般に
pゲート層をnエミッタ層を突き抜けさせるショーゼッ
トエミッタ構造が用いられている。しかしこの構造では
必要なゲート感度を得るためのショート面積の計算が複
雑であり、かつ常に必要なゲート・カソード間抵抗を得
られるとは限らない。又ショート面積が大きくなるとカ
ソード面積が減少し電流容量が減少してしまう。本発明
の目的はかかる従来技術の欠点を除去した有効なサイリ
スタを提供することである。
pゲート層をnエミッタ層を突き抜けさせるショーゼッ
トエミッタ構造が用いられている。しかしこの構造では
必要なゲート感度を得るためのショート面積の計算が複
雑であり、かつ常に必要なゲート・カソード間抵抗を得
られるとは限らない。又ショート面積が大きくなるとカ
ソード面積が減少し電流容量が減少してしまう。本発明
の目的はかかる従来技術の欠点を除去した有効なサイリ
スタを提供することである。
本発明の特徴は、カソード領域とこのカソード領域に隣
接するゲート領域との間をポリシリコンで接続したこと
にある。これにより、ゲート層とカソードもしくはアノ
ード層との抵抗はポリシリコン層にドープされた不純物
の量とポリシリコン層の形状とで一義的に定まるから、
所望するゲート感度のコントロールは正確に行なわれる
こととなる。
接するゲート領域との間をポリシリコンで接続したこと
にある。これにより、ゲート層とカソードもしくはアノ
ード層との抵抗はポリシリコン層にドープされた不純物
の量とポリシリコン層の形状とで一義的に定まるから、
所望するゲート感度のコントロールは正確に行なわれる
こととなる。
以下図面に基ずいて本発明を説明する。
第1図A、Bは通常のプレーナ−サイリスタに本発明を
実施した場合である。
実施した場合である。
通常のプレーナー法によりp層1、3及びn層4を形成
する。’その後3層と4層の表面部分の酸化膜の一部を
除去してポリシリコン抵抗用のコンタクト部とする。そ
の後ポリシリコン層を全面に成長させた後必要な部分を
残し他を除去する。その後の工程は通常のプレーナ−法
に従い電極金属を形成する。このポリシリコン層の抵抗
はポリシリコン層にドープされた不純物の量とその幾何
学的形状により容易に可変されるので、この両方をコン
トロールすることにより、必要な抵抗値が容易に得られ
る。
する。’その後3層と4層の表面部分の酸化膜の一部を
除去してポリシリコン抵抗用のコンタクト部とする。そ
の後ポリシリコン層を全面に成長させた後必要な部分を
残し他を除去する。その後の工程は通常のプレーナ−法
に従い電極金属を形成する。このポリシリコン層の抵抗
はポリシリコン層にドープされた不純物の量とその幾何
学的形状により容易に可変されるので、この両方をコン
トロールすることにより、必要な抵抗値が容易に得られ
る。
【図面の簡単な説明】
第1図Aは本発明の一実施例を示す平面図であり、第1
図Bは第1図Aを切断線b−Y■Iに沿つて切断し矢印
の方向を視た断面図である。 尚、図において、1はp層(アノード)、2はn層、3
はp層(pゲート)、4はn層(力ソー、 ド)5はシ
リコン酸化膜、6はpゲート電極、Tはカソード電極、
8はポリシリコン抵抗である。
図Bは第1図Aを切断線b−Y■Iに沿つて切断し矢印
の方向を視た断面図である。 尚、図において、1はp層(アノード)、2はn層、3
はp層(pゲート)、4はn層(力ソー、 ド)5はシ
リコン酸化膜、6はpゲート電極、Tはカソード電極、
8はポリシリコン抵抗である。
Claims (1)
- 1 カソード領域と該カソード領域に隣接するゲート領
域とをポリシリコン層で電気的に接続し、他の領域間の
PN接合には電気的接続手段を有していないことを特徴
とするサイリスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11421077A JPS5923117B2 (ja) | 1977-09-21 | 1977-09-21 | サイリスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11421077A JPS5923117B2 (ja) | 1977-09-21 | 1977-09-21 | サイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5447492A JPS5447492A (en) | 1979-04-14 |
JPS5923117B2 true JPS5923117B2 (ja) | 1984-05-30 |
Family
ID=14631957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11421077A Expired JPS5923117B2 (ja) | 1977-09-21 | 1977-09-21 | サイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5923117B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0416246Y2 (ja) * | 1984-07-27 | 1992-04-13 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5969970A (ja) * | 1982-10-15 | 1984-04-20 | Nec Home Electronics Ltd | 半導体装置 |
JPS6397251U (ja) * | 1986-12-15 | 1988-06-23 |
-
1977
- 1977-09-21 JP JP11421077A patent/JPS5923117B2/ja not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0416246Y2 (ja) * | 1984-07-27 | 1992-04-13 |
Also Published As
Publication number | Publication date |
---|---|
JPS5447492A (en) | 1979-04-14 |
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