JPS6152991B2 - - Google Patents
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- JPS6152991B2 JPS6152991B2 JP854180A JP854180A JPS6152991B2 JP S6152991 B2 JPS6152991 B2 JP S6152991B2 JP 854180 A JP854180 A JP 854180A JP 854180 A JP854180 A JP 854180A JP S6152991 B2 JPS6152991 B2 JP S6152991B2
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- emitter
- diffusion layer
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- 239000000758 substrate Substances 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7408—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a capacitor or a resistor
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Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にサイリスタに
関するものである。
関するものである。
従来のサイリスタの製造方法は第1図a乃至第
1図eに示すように、例えばまずN型シリコン基
板1の両主面よりP型不純物であるガリウムを拡
散してP型拡散層2を形成する。さらに、基板1
の両主面に形成された酸化膜3の一主面側を選択
的に除去し、P型拡散層2の一部を露出させ、露
出部よりN型不純物であるリンを拡散してN型拡
散層4を形成する。N型拡散層4およびP型拡散
層2のそれぞれの一部分には金属電極(例えばア
ルミニウム)が被着され、それぞれカソード電極
5及びゲート電極6とする。このように製造され
たサイリスタの諸特性のうちゲートトリガー電流
(IGT)は第1図eに示すP型領域2の不純物濃
度や深さ、P型領域2及びN型基板1の少数キヤ
リヤのライフタイム等により決定されるが、従来
の構造ではバラツキが大きく所要の値に制御する
のが困難であつた。
1図eに示すように、例えばまずN型シリコン基
板1の両主面よりP型不純物であるガリウムを拡
散してP型拡散層2を形成する。さらに、基板1
の両主面に形成された酸化膜3の一主面側を選択
的に除去し、P型拡散層2の一部を露出させ、露
出部よりN型不純物であるリンを拡散してN型拡
散層4を形成する。N型拡散層4およびP型拡散
層2のそれぞれの一部分には金属電極(例えばア
ルミニウム)が被着され、それぞれカソード電極
5及びゲート電極6とする。このように製造され
たサイリスタの諸特性のうちゲートトリガー電流
(IGT)は第1図eに示すP型領域2の不純物濃
度や深さ、P型領域2及びN型基板1の少数キヤ
リヤのライフタイム等により決定されるが、従来
の構造ではバラツキが大きく所要の値に制御する
のが困難であつた。
ゲートトリガー電流を制御する一つの方法は短
絡型エミツタ構造とすることであるが、このよう
な方法では短絡抵抗値をある一定値以上にするこ
とが難しく、ゲートトリガー電流を数百μA以下
にすることは困難である。
絡型エミツタ構造とすることであるが、このよう
な方法では短絡抵抗値をある一定値以上にするこ
とが難しく、ゲートトリガー電流を数百μA以下
にすることは困難である。
ゲートトリガー電流を制御するもう一つの方法
はN型エミツタ領域とP型ゲート領域とを短絡す
る短絡抵抗を設けることであるが、従来の拡散法
では短絡抵抗部の拡散不純物濃度及び深さの制御
精度が不充分であるため、やはり短絡抵抗値は制
限をうけ、ゲートトリガー電流を数μA以下にす
ることは難しい。
はN型エミツタ領域とP型ゲート領域とを短絡す
る短絡抵抗を設けることであるが、従来の拡散法
では短絡抵抗部の拡散不純物濃度及び深さの制御
精度が不充分であるため、やはり短絡抵抗値は制
限をうけ、ゲートトリガー電流を数μA以下にす
ることは難しい。
本発明の目的は前記のゲートトリガー電流のバ
ラツキを改善し、所望の値に再現性よく制御する
ことにある。
ラツキを改善し、所望の値に再現性よく制御する
ことにある。
本発明は、N型エミツタ領域とP型ゲート電極
とを短絡する短絡抵抗が多結晶シリコンにより形
成されることを主な特徴とする。
とを短絡する短絡抵抗が多結晶シリコンにより形
成されることを主な特徴とする。
本発明の実施例を図面に基き、詳細に説明す
る。第2図a及び第2図bに示す第1の実施例に
おいて、N型シリコン基板1の両主面よりP型不
純物ガリウムを拡散しP型不純物層2を形成す
る。さらに、基板両主面に形成された酸化膜3の
一主面側を選択的に除去し、P型拡散層2の一部
を露出させ、露出部分よりN型不純物であるリン
を拡散し、N型エミツタ層4を形成する。さら
に、N型エミツターを形成したと同一主面上に形
成された酸化膜上にCVD法により多結晶シリコ
ン層を形成する。ついで、前記多結晶シリコン層
にリンを拡散し、多結晶シリコン層の導電率を調
整する。さらに、写真食刻法及びドライエツチン
グ法により、多結晶シリコン層を所望の形状に加
工し、ゲート・エミツタ短絡抵抗7を形成する。
N型エミツタ層及びP型拡散層の一部分には電極
金属としてアルミニウムが被着され、それぞれエ
ミツタ電極とゲート電極とする。エミツタ電極と
ゲート電極とは前記ゲート・エミツタ短絡抵抗7
を介して短絡される。このようにして製造したサ
イリスタのゲートトリガー電流はゲート・エミツ
タ短絡抵抗を10kΩとした場合、50μA前後に分
布しバラツキは極めて少なくできた。参考とし
て、本実施例と同一設計でゲート・エミツタ短絡
抵抗を設けない場合のゲートトリガー電極は0.5
〜5μAでありバラツキは極めて大きかつた。
る。第2図a及び第2図bに示す第1の実施例に
おいて、N型シリコン基板1の両主面よりP型不
純物ガリウムを拡散しP型不純物層2を形成す
る。さらに、基板両主面に形成された酸化膜3の
一主面側を選択的に除去し、P型拡散層2の一部
を露出させ、露出部分よりN型不純物であるリン
を拡散し、N型エミツタ層4を形成する。さら
に、N型エミツターを形成したと同一主面上に形
成された酸化膜上にCVD法により多結晶シリコ
ン層を形成する。ついで、前記多結晶シリコン層
にリンを拡散し、多結晶シリコン層の導電率を調
整する。さらに、写真食刻法及びドライエツチン
グ法により、多結晶シリコン層を所望の形状に加
工し、ゲート・エミツタ短絡抵抗7を形成する。
N型エミツタ層及びP型拡散層の一部分には電極
金属としてアルミニウムが被着され、それぞれエ
ミツタ電極とゲート電極とする。エミツタ電極と
ゲート電極とは前記ゲート・エミツタ短絡抵抗7
を介して短絡される。このようにして製造したサ
イリスタのゲートトリガー電流はゲート・エミツ
タ短絡抵抗を10kΩとした場合、50μA前後に分
布しバラツキは極めて少なくできた。参考とし
て、本実施例と同一設計でゲート・エミツタ短絡
抵抗を設けない場合のゲートトリガー電極は0.5
〜5μAでありバラツキは極めて大きかつた。
第3図a及び第3図bは第二の実施例でプレー
ナ型サイリスタに本発明を適用したものである。
N型シリコン基板1の両主面に形成された酸化膜
の互いに相対する部分を選択的に除去し、基板1
の両主面の一部を露出させ、露出部分よりP型不
純物ボロンを拡散し、両主面側より拡散したボロ
ンが相接するようにP型拡散層8を形成する。さ
らに、基板両主面に形成された酸化膜の一主面側
を選択的に除去し、もう一方の主面側の酸化膜を
除去してP型不純物ボロンを拡散し、P型拡散層
9,10を形成する。このとき、P型拡散層8と
10とは相接する。さらに、基板両主面に形成さ
れた酸化膜のうち、P型拡散層9上の酸化膜を選
択的に除去し、露出させたP型拡散層9の表面よ
りN型不純物リンを拡散し、N型拡散層4を形成
する。N型拡散層4を形成したと同一主面上に形
成された酸化膜3上にはCVD法により多結晶シ
リコンが形成され、ついでイオン注入法によりリ
ンイオンを注入し、つづいてリンを多結晶シリコ
ン中に拡散し、多結晶シリコンの導電率の調整を
行う。当然のことであるが、このときのリンイオ
ンの注入量はここで形成しようとしている抵抗領
域の目的とする抵抗値により変えられるべきもの
であり、リン以外の不純物でも良いし、イオン注
入法でなく、例えば拡散法でもよい。
ナ型サイリスタに本発明を適用したものである。
N型シリコン基板1の両主面に形成された酸化膜
の互いに相対する部分を選択的に除去し、基板1
の両主面の一部を露出させ、露出部分よりP型不
純物ボロンを拡散し、両主面側より拡散したボロ
ンが相接するようにP型拡散層8を形成する。さ
らに、基板両主面に形成された酸化膜の一主面側
を選択的に除去し、もう一方の主面側の酸化膜を
除去してP型不純物ボロンを拡散し、P型拡散層
9,10を形成する。このとき、P型拡散層8と
10とは相接する。さらに、基板両主面に形成さ
れた酸化膜のうち、P型拡散層9上の酸化膜を選
択的に除去し、露出させたP型拡散層9の表面よ
りN型不純物リンを拡散し、N型拡散層4を形成
する。N型拡散層4を形成したと同一主面上に形
成された酸化膜3上にはCVD法により多結晶シ
リコンが形成され、ついでイオン注入法によりリ
ンイオンを注入し、つづいてリンを多結晶シリコ
ン中に拡散し、多結晶シリコンの導電率の調整を
行う。当然のことであるが、このときのリンイオ
ンの注入量はここで形成しようとしている抵抗領
域の目的とする抵抗値により変えられるべきもの
であり、リン以外の不純物でも良いし、イオン注
入法でなく、例えば拡散法でもよい。
次に、写真食刻法及びドライエツチング法によ
り多結晶シリコン層を所望の形状に加工し、低抗
領域7を形成する。N型拡散層4及びP型拡散層
9を被う酸化膜の一部を除去し、それぞれに金属
電極を被着し、それぞれエミツター電極5及びゲ
ート電極6とする。エミツター電極5とゲート電
極6とは先に形成した抵抗領域7を介して短絡さ
れる。このようにして製造されたサイリスタのゲ
ートトリガー電流は多結晶シリコン抵抗領域の抵
抗値を20kΩとすることにより25〜30μAに制御
することができた。
り多結晶シリコン層を所望の形状に加工し、低抗
領域7を形成する。N型拡散層4及びP型拡散層
9を被う酸化膜の一部を除去し、それぞれに金属
電極を被着し、それぞれエミツター電極5及びゲ
ート電極6とする。エミツター電極5とゲート電
極6とは先に形成した抵抗領域7を介して短絡さ
れる。このようにして製造されたサイリスタのゲ
ートトリガー電流は多結晶シリコン抵抗領域の抵
抗値を20kΩとすることにより25〜30μAに制御
することができた。
参考として、本実施例と同一設計のサイリスタ
で抵抗領域を設けないものではゲートトリガー電
流は0.1〜5μAできわめてバラツキが大きかつ
た。
で抵抗領域を設けないものではゲートトリガー電
流は0.1〜5μAできわめてバラツキが大きかつ
た。
以上、二つの実施例以外にもエミツター・ゲー
ト短絡抵抗の値を適当に選べばゲートトリガー電
流を広い範囲で制御できる。ゲートトリガー電流
が小さすぎる場合にはサイリスタが誤動作を起す
ことがあり、また必要以上に大きいことはサイリ
スタのゲートトリガー回路の電流容量を大きくし
なければならず費用の上で無駄である。
ト短絡抵抗の値を適当に選べばゲートトリガー電
流を広い範囲で制御できる。ゲートトリガー電流
が小さすぎる場合にはサイリスタが誤動作を起す
ことがあり、また必要以上に大きいことはサイリ
スタのゲートトリガー回路の電流容量を大きくし
なければならず費用の上で無駄である。
従つて、本発明によれば所要のゲートトリガー
電流を有するサイリスタがきわめて再現性よく製
造できるため、工業的にきわめて有利である。
電流を有するサイリスタがきわめて再現性よく製
造できるため、工業的にきわめて有利である。
第1図a乃至第1図eは従来のサイリスタの製
造工程を順を追つて示した断面図である。第2図
a及び第2図bは本発明の第一の実施例を示した
平面図並びに断面図である。第3図a及び第3図
bは本発明の第二の実施例を示した平面図並びに
断面図である。 尚、図において、1……N型シリコン基板、2
……P型拡散層、3……酸化膜、4……N型拡散
層(N型エミツタ)、5……カソート電極(エミ
ツタ電極)、6……ゲート電極、7……ゲート・
エミツタ短絡抵抗、8,9,10……P型拡散層
である。
造工程を順を追つて示した断面図である。第2図
a及び第2図bは本発明の第一の実施例を示した
平面図並びに断面図である。第3図a及び第3図
bは本発明の第二の実施例を示した平面図並びに
断面図である。 尚、図において、1……N型シリコン基板、2
……P型拡散層、3……酸化膜、4……N型拡散
層(N型エミツタ)、5……カソート電極(エミ
ツタ電極)、6……ゲート電極、7……ゲート・
エミツタ短絡抵抗、8,9,10……P型拡散層
である。
Claims (1)
- 1 一導電型の半導体基板の両主面側に形成した
逆導電型の第1の領域と、該領域のうち一主面側
の第1の領域に設けられた一導電型の第2の領域
と、前記一主面側の第1の領域に取りつけられた
ゲート電極とを備えた半導体装置において、前記
第2の領域と前記ゲート電極とを短絡する領域を
有し、かかる領域が多結晶シリコンにより形成さ
れたものであることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP854180A JPS56105673A (en) | 1980-01-28 | 1980-01-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP854180A JPS56105673A (en) | 1980-01-28 | 1980-01-28 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56105673A JPS56105673A (en) | 1981-08-22 |
JPS6152991B2 true JPS6152991B2 (ja) | 1986-11-15 |
Family
ID=11696005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP854180A Granted JPS56105673A (en) | 1980-01-28 | 1980-01-28 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56105673A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62199062A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置 |
JPS6397251U (ja) * | 1986-12-15 | 1988-06-23 |
-
1980
- 1980-01-28 JP JP854180A patent/JPS56105673A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS56105673A (en) | 1981-08-22 |
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