JPH04180678A - ゲートターンオフサイリスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ｐｎｐｎの４層構造をもち、一方の主電極が
隣接ベース層より短冊状の上面形状に突出した部分の上
に接して形成されたエミッタ層に設けられ、ゲート電極
が隣接ベース層に設けられるゲートターンオフ（Ｊ２１
下ＧＴＯと記す）サイリスタに関する。

〔従来の技術〕

ＧＴＯサイリスクとは、ゲートでオン、オフ出来る電力
用の半導体素子であり、特性面では、特に、最大ターン
オフ電流が大きいか否かがその素子の良し悪しに直接反
映される。それゆえ、従来より最大ターンオフ電流を向
上させるためにさまざまな方法が試みられて来た。その
うちの最も有効な手段が、ゲートインピーダンスを減少
させることと、そのゲートインピーダンスのばらつきを
小さくすることである。

このため、一般に各種のＧＴ○サイリスクでは、ゲート
の設けられるｐベース層のシート抵抗を出来るだけ小さ
くしたり、ゲート部のエッチダウンを適正に制御してエ
ツチング深さのばらつきを小さくすることが試みられて
来た。

第２図は、セグメント構造を有する従来の代表的なＧＴ
Ｏサイリスクを示し、ｐエミッタ層１゜ｎベース層２．
ｐベース層３およびｎエミッタ層４からなる４層構造を
有する。そしてｎエミッタ層４の側からｐベース層３に
達するゲートエツチングを行って、短冊状のｎエミッタ
層領域からなるカソードセグメントが形成されている。

そのカソードセグメントの頂面にカソード電極５が、露
出したｐベース層３にゲート電極６が被着している。

ＧＴＯサイリスクのゲートインピーダンスＺは、第２図
中に示されているＺｌと２２の和である。

すなわち、 ｚ　＝　ｚ　、　＋　２２　　−、、、、、、、、−、
、、、、、、、−　（１）で表される。　２．はｐベー
ス層３のカソード電極５の中央の直下からカソードセグ
メントの側面までのインピーダンスであり、Ｚ２はｐベ
ース層３とｎエミッタ層４の間のｐｎ接合の下からゲー
ト電極６の縁の下までのインピーダンスである。

〔発明が解決しようとする課題〕

（１）式において、２．はカソードセグメントの幅と、
ｐベース層３とｎエミッタ層４の間のｐｎ接合直下の不
純物濃度で決定される量であり、カソードセグメントの
寸法が一定であれば一定と考えてよい。従って、ゲート
インピーダンスの大小。

もしくはばらつきを左右するものは　Ｚ２てあり、この
　２２の値はゲートエツチングで形成されるゲート溝深
さｄおよびゲート電極６の寸法精度に大きく依存する。

それ故、２を小さくするには、ゲートエツチング深さｄ
は出来るだけ浅い方がよ（１）が、２５μｍ以下になる
と、今度は、一般に加圧接触構造が採用される大電流用
のＧＴＯサイリスタでゲート電極６とカソード電極５の
間に短絡が発生する危険性が出て来ることになり、通常
に、３０μｍ〜３５μｍ程度の溝深さが望ましいと言わ
れている。

しかしながら、　このような３０〜３５μｍのゲートエ
ツチングを、たとえばＳｉ板直径７５ｍｍ以上の大電流
を扱うＧＴＯサイリスタに適用すると、直径方向で最低
で　５μｍ程度のエツチング深さｄのばらつきが発生す
ることはやむをえないことであった。

ＧＴＯサイリスタにとっては、　このわずか５μｍ程度
のばらつきのゲートインピーダンスにおよぼす影響は大
きく、ばらつきの割合で４０％以上にもなることが実験
的にわかっている。この４０％のゲートインピーダンス
のばらつきがＧＴＯサイリスタの最大ターンオフ電流を
向上させるための障害になるので、ゲートインピーダン
スのばらつきを少しでも押さえることが最も重要な問題
である。

本発明の目的は、上述の問題を解決し、ゲートエツチン
グ深さがばらついてもゲートインピーダンスのばらつき
が少なく、最大ターンオフ電流の向上したＧＴＯサイリ
スクを提供することにある。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明は、ｐｎｐｎ４層
構造を有し、一方の主電極の設けられるエミッタ層がゲ
ート電極の設けられるベース層の一部に隣接するものに
お（°）で、そのエミッタ層とベース層の界面は周縁が
高い凹面をなしており、その凹面の低い中央部を含み両
ベース層界面に平行な平面より高く、前記エミッタ層と
ベース層の界面と間隔を有する位置からゲート電極の接
触する位置にかけて、ベース層表面にその層と同−導電
形の低抵抗層が形成されたものとする。

〔作用〕

ベース層のゲート電極の接する位置からエミッタ層との
界面の近くまで表面にベース層と同−導電形の低抵抗層
が形成されることにより、ゲートインピーダンスＺのう
ちの　２２はゲート溝深さに無関係となり、ゲート溝深
さがばらついても、ゲートインピーダンスのばらつきが
なくなる。また、低抵抗層とエミッタ層・ベース層間ｐ
ｎ接合との間に残るベース層は、ベース層の不純物濃度
の最も高い部分であるため、　Ｚ２自体の絶対値も小さ
くなる。低抵抗層に隣接してそのような不純物濃度の高
い部分を残すため、エミッタ層・ベース層間ｐｎ接合面
は凹面として形成されるが、サイリスタの特性はベース
層の最も薄い厚さを決める凹面の低い中央部に支配され
るので、サイリスタ特性が影響を受けることはない。

〔実施例〕

第１図は本発明の一実施例のＧＴＯサイリスクの一つの
セグメントの断面図で、第２図と共通の部分には同一の
符号が付されている。第２図の場合と異なる点は、第一
にカソードセグメントのｐベース層３とｎエミッタ層４
の間のｐｒ＋ｔＩ合面３４が凹面として形成されている
こと、第二にカソードセグメントの側面が２段となって
いること、第三にその上段面の周縁からゲート電極６の
被着している平坦面にかけて高不純物濃度のｐ゛低抵抗
層７が形成されていることである。

このようなＧＴＯサイリスタは、第３図（ａ）〜（ｅ）
に示すような工程で作られる。まず、ｎ形シリコン基板
に不純物を拡散してｐエミッタ層ｌ、ｎペース層２．ｎ
ベース層３を形成する（図ａ）。ｐエミッタ層１．ｎベ
ース層３の表面不純物濃度は３Ｘ１０”／ｃａｔである
。次に選択拡散技術を用いｎエミッタ領域４を分散して
形成する（図ｂ）。このようにして設けられたｎエミッ
タ領域４を段差のあるカソードセグメントにするため、
酸化膜を被着し、フォトリソグラフィで酸化膜マスクの
パターンを形成後、２０μｎ程度の深さの第一回目のゲ
ートエツチングを行う（図Ｃ）。さらに、再度、酸化膜
被着とパターニングで第一回目のマスクに比して片側で
１０μｎ以上大きいマスクを形成し、第二回目のゲート
エツチングを第一回目の工、チング深さと合わせて３５
〜４０μｍ程度の深さになるまで行う（図ｄ）。このあ
と、第二回目のゲートエツチングの際の酸化膜マスクを
用いて不純物拡散を行い、表面不純物濃度１０１９〜２
０／Ｃｌｌ１のｐ−層７を設ける（図Ｃ）。この工程は
、いわゆるセルフアライメント工程になっている。この
場合、第一回目のゲートエツチングでｎベース層３に１
０μｍ以上の幅の肩部が生じているので、約５μｍの深
さのｐ゛層７ｐｎ接合面３４に達することはない。

第４図は、このようにして作られたＧＴＯサイリスクの
不純物濃度プロフィルを断面構造に対応して示す。この
図かられかるように、ｐ゛層７ｎベース層３とｎエミッ
タ層４とのｐｎ接合面よりも点線４１で示すような不純
物濃度の高い部分に達している。従ってゲートインピー
ダンスのうちの前述の２２の絶対値が小さくなる。

第５図は、第１．第３図に示したような２段にゲートエ
ツチングをしないでゲートエツチングを１回のみ行う実
施例のＧＴＯタイリスクである。

この実施例では、ｎエミッタ層４はｎベース層３の平坦
面から突出して形成されている。従って、ｐ・・低抵抗
層７の端はｎベース層４の平坦面で終わっている。この
場合は、ｐ゛層７拡散深さｔ２が浅いと、　ｎベース層
３のそれより深い部分がゲートインピーダンスに影響す
るため、ゲートインピーダンスがエツチング深さに強く
依存してくる。それ故、ゲート溝底面からｐｎ接合面３
４までの深さｔｌよりｔ２を大きくすることが望ましい
。

以上の実施例は、ｐベース層にゲート電極が設けられる
ＧＴ○サイリスタについて述べたが、ｎベース層にゲー
ト電極を設け、アノードセグメントを形成するＧＴ○サ
イリスクにおいても実施することができる。

〔発明の効果〕

本発明によれば、ゲート電極の設けられるベース層の隣
接エミッタ層の周縁部に高不純物濃度の部分を残し、ゲ
ート電極の接する部分からその部分に達する低抵抗層を
ベース層表面に形成することにより、ゲートエツチング
深さのばらつきがあったとしてもゲートインピーダンス
のばらつきがその構造上から全くなくなるので、多数の
ＧＴＯセグメントを並列に動作させるＧＴＯサイリスク
にとってターンオフ時の電流集中が少なくなる。

そして、ゲートインピーダンスの絶対値も小さくなるの
で、最大ターンオフ電流は飛躍的に向上する。この結果
、最大ターンオフ電流で従来構造素子の約１．５倍が得
られるようになった。

【図面の簡単な説明】

第１図は本発明の一実施例のＧＴＯサイリスタのセグメ
ントの断面図、第２図は従来のＧＴＯサイリスタのセグ
メントの断面図、第３図は第１図のＧＴＯサイリスクの
製造工程を（ａ）〜（ｅ）の順に示す断面図、第４図は
第１図のＧＴＯサイリスクの不純物濃度プロフィルと断
面構造との対比図、第５図は本発明の別の実施例のＧＴ
Ｏサイリスタのセグメントの断面図である。 １　ｐエミッタ層、２　ｎベース層、３　ｐ−く−ス層
、４　ｎエミッタ層、５　カソード電極、６　ゲート電
極、７ｐ゛低抵抗層。 第１１！１ 第２図 第３肥

Claims (1)

【特許請求の範囲】
1. １）ｐｎｐｎ４層構造を有し、一方の主電極が隣接ベー
   ス層の突出した部分の上に形成されるエミッタ層表面に
   接触し、ゲート電極が前記突出したベース層以外のベー
   ス層表面に接触するものにおいて、そのエミッタ層とベ
   ース層の接合面は他の接合面に平行な中央部とエミッタ
   層側に曲げられる曲面状の周縁部とからなり、この接合
   面と突出部分の側面の交差する接合表面と間隔を有する
   と共に前記接合面の中央部よりもエミッタ側の側面位置
   からゲート電極の接触する位置にかけて、ベース層表面
   にその層と同一導電形の低抵抗層が形成されたことを特
   徴とするゲートターンオフサイリスタ。