CN111933686B - 一种功率半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供了一种功率半导体器件及其制作方法，解决了标准型GCT芯片在过电压阻断状态时容易在芯片台面终端处失效，导致器件失效呈开路状态的问题。包括功能区和电压击穿区，电压击穿区靠近功率半导体器件的中心位置，被功能区环绕，包括依次层叠设置的第二导电类型短路结构和凸形第二导电类型基区，第二导电类型短路结构贯穿功能区的第一导电类型透明发射阳极和第二导电类型缓冲层；凸形第二导电类型基区贯穿第一导电类型第一基区、第一导电类型第二基区和第二导电类型区，在第二导电类型基区向第一导电类型基区的延伸方向上形成凸起部。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率半导体器件及其制作方法。
背景技术
GCT(Gate Commutated Thyristors，门极换流晶闸管)作为一种全控型功率半导体器件，因其阻断能力大，通态损耗低，功率容量大等优势，未来在柔性直流电网上应用具有巨大潜力。现有的GCT器件内部存在3个PN结，从阳极往阴极分别为J1结(阳极透明结)、J2结(阻断电压主结)和J3结(门阴极结)。GCT分四个工作状态：触发(开通)、通态、关断及阻断。当GCT芯片呈过电压阻断状态时，必须先对器件门-阴极施加-20V以内的反偏电压(或短接)，以避免因J3结的正偏注入效应而使器件耐压显著降低。阳-阴极间施加正向电压VDC，器件处于正向阻断状态，阻断电压主要由反偏的J2结承受，由于目前标准型GCT芯片结构，芯片台面终端设计普遍使用负角设计，器件在过电压阻断状态时芯片体内最大电场通常位于芯片台面终端处，当外界施加的电压超过芯片承受能力之外，往往会最先在该处发生雪崩产生较大漏电流从而失效，台面失效有可能导致器件失效呈开路状态。
发明内容
有鉴于此，本发明实施例提供了一种功率半导体器件及其制作方法，解决了目前标准型GCT芯片结构在过电压阻断状态时容易在芯片台面终端处失效，而导致器件失效呈开路状态的问题。
本发明一实施例提供的一种功率半导体器件及其制作方法，包括功能区，所述功能区包括依次层叠设置的阳极、第一导电类型透明发射阳极、第二导电类型缓冲层、第二导电类型基区、第一导电类型第一基区、第一导电类型第二基区、第二导电类型发射区和阴极，所述功率半导体器件进一步包括：电压击穿区，所述电压击穿区设置在靠近所述功率半导体器件的中心位置，且被所述功能区环绕，所述电压击穿区包括依次层叠设置的第二导电类型短路结构和凸形第二导电类型基区，其中所述第二导电类型短路结构贯穿所述第一导电类型透明发射阳极和所述第二导电类型缓冲层；所述凸形第二导电类型基区贯穿所述第一导电类型第一基区、所述第一导电类型第二基区和所述第二导电类型基区，且在所述第二导电类型基区向所述第一导电类型基区的延伸方向上形成凸起部。
在一种实施方式中，所述功率半导体器件为晶闸管，所述功率半导体器件还包括位于所述第一导电类型第二基区上的门极。
在一种实施方式中，所述电压击穿区位于与所述功率半导体器件中心距离R小于等于4mm的区域内。
在一种实施方式中，所述凸起部围绕所述功率半导体器件的中心成环形分布。
在一种实施方式中，所述凸起部的顶部与所述第一导电类型第二基区的上表面齐平，或所述凸起部的顶部低于所述第一导电类型第二基区的表面。
在一种实施方式中，所述第二导电类型短路结构围绕所述功率半导体器件的中心成环形分布；或所述第二导电类型短路结构位于所述功率半导体器件的中心成圆形分布。
在一种实施方式中，所述凸起部的顶部覆盖有钝化层。
在一种实施方式中，所述钝化层的材质为以下材质中的至少一种：氧化硅、氮化硅和聚酰亚胺。
一种功率半导体的制作方法，包括：提供一个第二导电类型的衬底；对所述衬底的上表面进行光刻，以在所述衬底上表面界定出第一区域和第二区域，所述第二区域设置在靠近所述功率半导体器件的中心位置，且被所述第一区域环绕；对所述第一区域使用选择性离子注入工艺以形成层叠的第一导电类型第一基区和第一导电类型第二基区，所述衬底中与所述第二区域对应的部分包括层叠的第一部分和第二部分，其中所述第一部分被所述第一导电类型第一基区环绕，所述第二部分被所述第一导电类型第二基区环绕；对所述衬底的背面进行离子注入形成第二导电类型缓冲层；对所述衬底上表面和背面进行双面光刻及离子注入以在所述衬底上表面形成第二导电类型发射区、在所述衬底的背面形成第二导电类型短路结构，所述第二导电类型短路结构位于所述第一部分和所述第二部分的叠层结构下方；对所述衬底背面继续进行离子注入，第二导电类型缓冲层的表面形成以在所述形成第一导电类型透明阳极；在所述透明阳极和所述短路结构上形成阳极；在所述第二导电类型发射区上形成阴极。
在一种实施方式中，还包括在所述第一导电类型第二基区上沉积金属，形成门极。
在一种实施方式中，进一步包括：对所述衬底上表面和背面进行双面光刻分别形成扩散窗口，沿着所述窗口分别对所述第一导电类型第二基区和所述第二导电类型基区进行离子注入，以分别形成所述第二导电类型发射区和所述第二导电类型短路结构。
在一种实施方式中，对所述第二部分的上表面蚀刻，使所述第二部分上表面低于所述第一导电类型第二基区的上表面。
在一种实施方式中，限定在所述第二部分表面上形成钝化层。
在一种实施方式中，在所述衬底上表面蒸发第一金属，并对所述第一金属进行光刻以在所述第二导电类型发射区上形成阴极；在所述衬底背面同步蒸发第二金属，并对所述第二金属进行光刻，以在所述透明阳极和所述短路结构上形成阳极。
在一种实施方式中，包括：对所述功率半导体的边缘进行切割和磨角处理形成台面；以及对所述台面进行钝化处理。
本发明实施例提供的一种功率半导体器件，该功率半导体器件包括功能区和电压击穿区(Breakdown区，简称BD区)，电压击穿区设置在功率半导体器件的中心位置，且被功能区环绕。其中，功能区包括依次层叠设置的阳极、第一导电类型透明发射阳极、第二导电类型缓冲层、第二导电类型基区、第一导电类型第一基区、第一导电类型第二基区、第二导电类型发射区和阴极；电压击穿区包括依次层叠设置第二导电类型短路结构和凸形第二导电类型基区，其中第二导电类型短路结构贯穿第一导电类型透明发射阳极和第二导电类型缓冲层；凸形第二导电类型基区贯穿第一导电类型第一基区、第一导电类型第二基区和第二导电类型基区，且在第二导电类型基区向第一导电类型基区的延伸方向上形成凸起部。通过设置凸起部的表面横向宽度，可以使凸形第二导电类型基区的电场分布能够超过功率半导体器件的台面终端表面，因此功率半导体器件的阻断失效将会发生在中心位置处且呈短路状态，从而解决了现有GCT过电压阻断状态在台面终端失效时呈开路状态的问题，同时第二导电类型短路结构可以降低阳极发射效率，提升功率半导体器件阻断的稳定性。
附图说明
图1所示为现有技术中GCT的纵向结构示意图。
图2所示为本发明一实施例提供的一种GCT的横向结构示意图。
图3所示为本发明一实施例提供的一种功率半导体器件的纵向结构示意图。
图4所示为本发明另一实施例提供的一种功率半导体器件的纵向结构示意图。
图5所示为本发明另一实施例提供的一种凸型N基区表面横向距离的变化对BD-GCT的阻断能力的影响的曲线图。
图6所示为本发明一实施例提供的一种功率半导体器件的制作方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明中所述的功率半导体器件可以为GCT。如图1所示，现有的GCT在纵向上主要包含PNPN四层结构。根据掺杂的轻重程度，又可细分为P+透明发射阳极02、N′缓冲层、N-基区04、P基区05、P+基区06和N+发射区07(也称为阴极梳条)。此外，GCT还可以包括阳极01、阴极08、门极09和N+短路环10。器件内部存在3个PN结，从阳极01往阴极08分别为J1结(阳极透明结)、J2结(阻断电压主结)和J3结(门阴极结)，上述GCT的结构在过电压阻断状态时，芯片体内的最大电场通常位于在芯片台面终端处，当外界施加的电压超过芯片的承受能力之外时，往往会最先在台面处发生雪崩产生较大漏电流从而导致失效，且台面失效有可能导致器件失效呈开路状态。本发明提供了一个功率半导体器件，如图2和图3所示，从GCT横向上看，阴极梳条采用扇区圆弧或者圆周均匀排布在一个晶圆中，根据GCT关断电流大小，GCT门极09引出部位排布在晶圆的中心，即称为中心门极，或者排布在晶圆的中心附近或者外周，称中间环形门极11或边缘环形门极。器件台面终端使用负角造型的设计，再使用钝化材料进行保护终端表面，从而提升功率半导体器件的阻断能力。功率半导体器件包括功能区和电压击穿区12。具体地，功能区包括依次层叠设置的阳极01、第一导电类型透明发射阳极02、第二导电类型缓冲层03、第二导电类型基区04、第一导电类型第一基区05、第二导电类型第二基区06、第二导电类型发射区07和阴极08。电压击穿区12(Breakdown区，简称BD区12)，电压击穿区12设置在靠近功率半导体器件的中心位置，且被功能区环绕，电压击穿区12的作用为将失效从器件台面处转移至体内中心位置。其中电压击穿区12包括依次层叠设置的第二导电类型短路结构14和凸形第二导电类型基区13。其中第二导电类型短路结构14贯穿设置第一导电类型透明发射阳极02和第二导电类型缓冲层03内，第二导电类型短路结构14可以降低阳极发射效率，提升功率半导体器件阻断的稳定性。第二导电类型短路结构14可以位于距离器件中心R≤4mm处，第二导电类型短路结构14可以和第二导电类型发射区07的掺杂浓度相等，第二导电类型短路结构14和第二导电类型发射区07通过双面N+沉积工艺同时高温推进形成，工艺简单且兼容现有标准GCT工艺技术平台，具有制造成本低的优势。
可以理解，第一导电类型透明发射阳极02可以为P+透明发射阳极、第二导电类型缓冲层03可以为N′缓冲层、第二导电类型基区04可以为N-基区、第一导电类型第一基区05可以为P基区、第二导电类型第二基区06可以为P+基区、第二导电类型发射区07可以为N+发射区。其中第一导电类型透明发射阳极02、第二导电类型缓冲层03、第二导电类型基区04、第一导电类型第一基区05、第二导电类型第二基区06、第二导电类型发射区07的掺杂类型是可以根据需求进行选择的，本发明对第一导电类型透明发射阳极02、第二导电类型缓冲层03、第二导电类型基区04、第一导电类型第一基区05、第二导电类型第二基区06、第二导电类型发射区07的掺杂类型不做限定。
凸形第二导电类型基区13贯穿设置在第一导电类型第一基区05、第一导电类型第二基区06和第二导电类型基区04内，且在第二导电类型基区04向第一导电类型第二基区06的延伸方向上形成凸起部，通过控制凸形第二导电类型基区13的表面横向宽度，可以使凸形第二导电类型基区13的电场分布能够超过台面终端表面，因此功率半导体器件的阻断失效将会发生在中心处且呈短路状态，从而解决了现有GCT过电压阻断状态在台面终端失效时呈开路状态的问题。
可以理解，可以将电压击穿区12设置在功率半导体器件中心半径小于等于4mm的区域内，在此位置设置电压击穿区12可以不影响器件的其他参数，且可以保持台面设计及阴极梳条排布不变，因此使得电压击穿区12的设计不会占有芯片有效利用面积，也不会降低芯片的通态、关断特性。电压击穿区12设置在功率半导体器件上的位置是可以根据实际的需求进行选择的，在不影响功率半导体器件的性能的前提下，本发明对电压击穿区12设置在功率半导体器件上的具体位置不做限定。
可以理解，第二导电类型短路结构14围绕功率半导体器件的中心成环形分布；或者第二导电类型短路结构14位于功率半导体器件的中心成圆形分布。在保证第二导电类型短路结构14可以降低阳极发射效率且不影响功率半导体器件性能的前提下，本发明对第二导电类型短路结构14在功率半导体器件上的分布方式不做限定。
本发明一实施例中，该功率半导体器件的第一导电类型透明发射阳极02的掺杂浓度可以为1E17～1E18cm-3，扩散深度可以为0.2μm～5μm；第一导电类型透明发射阳极02的掺杂浓度和扩散深度是可以进行选择的，本发明对第一导电类型透明发射阳极02的掺杂浓度和扩散深度不做限定。第二导电类型第二基区06的掺杂浓度为1E15～1E18cm-3，扩散深度可以为40μm～100μm；第二导电类型第二基区06的掺杂浓度和扩散深度是可以进行选择的，本发明对第二导电类型第二基区06的掺杂浓度和扩散深度不做限定。第一导电类型透明发射阳极02及第二导电类型第二基区06可以采用扩散系数较慢的P型杂质，比如硼(B)杂质，掺杂浓度大小通过P型杂质注入剂量控制，扩散深度由高温扩散时间控制；第一导电类型透明发射阳极02及第二导电类型第二基区06的掺杂类型是可以进行选择的，本发明对第一导电类型透明发射阳极02及第二导电类型第二基区06的掺杂类型不做限定。第一导电类型第一基区05的掺杂浓度可以为1E14～2E16cm-3，扩散深度通常根据芯片阻断电压设计，可以在50μm0～200μm范围内，第一导电类型第一基区05采用扩散系数较快的P型杂质扩散形成，比如硼(B)或镓(Ga)杂质，通过离子注铝或者铝扩散后再高温推进控制结深；第一导电类型第一基区05的掺杂类型、掺杂浓度和扩散深度等是可以选择的，本发明对第一导电类型第一基区05的掺杂类型、掺杂浓度和扩散深度不做限定。第二导电类型发射区07的掺杂浓度可以为1E19～1E21cm-3，扩散深度可以为15μm0～40μm；第二导电类型发射区07可以采用扩散系数较慢的N型杂质饱和沉积形成，比如磷(P)杂质，通过高温氧化扩散推进控制结深；第二导电类型发射区07的掺杂类型、掺杂浓度和扩散深度等是可以选择的，本发明对第二导电类型发射区07的掺杂类型、掺杂浓度和扩散深度不做限定。除此之外，功率半导体器件还可以包括门极09，设置在第二导电类型第二基区06远离第一导电类型第一基区05的一侧，门极09挖槽深度可以为10μm～40μm；门极09的挖槽深度是可以进行选择的，本发明对门极09的挖槽深度不做限定。第二导电类型缓冲层03掺杂浓度可以为1E16～1E17cm-3，扩散深度可以为20μm0～90μm，决定于芯片阻断、通态与关断之间特性折中调整设计；第二导电类型缓冲层03可以采用扩散系数较慢的N型杂质注入扩散形成，比如磷(P)、砷(As)等杂质，通过离子注入后再高温推进控制结深；第二导电类型基区04的掺杂浓度及其基区宽度取决于芯片阻断电压等级。第二导电类型缓冲层03的掺杂类型、掺杂浓度和扩散深度等是可以进行调整的，本发明对第二导电类型缓冲层03的掺杂类型、掺杂浓度和扩散深度不做限定。
可以理解，本发明中所述的功率半导体器件可以为晶闸管，在该功率半导体器件的第一导电类型第二基区06的表面上还可以设置有门极09。功率半导体器件的类型是可以进行选择的，本发明对功率半导体器件的具体类型不做限定。
本发明一实施例中，凸形第二导电类型基区13的凸起部可以围绕功率半导体器件的中心成环形分布，凸起部的顶部可以与第一导电类型第二基区06的表面齐平(如图3所示)；或者，在考虑在晶闸管常用的硼或铝扩散工艺中难以实现完全屏蔽的问题下，可以采用二次挖槽的工艺方法将凸起部的顶部低于第一导电类型第二基区06的表面(如图4所示)。本发明根据功率半导体器件过电压阻断状态下的电场分析，在功率半导体器件的中心位置处引入一个凸起部的结构，通过设计控制凸起部的表面横向宽度，在满足设计阻断电压要求下使得功率半导体器件在过电压阻断状态时，该处的电场分布超过台面终端表面，因此功率半导体器件的过电压阻断失效将会发生在中心处并且呈短路状态，从而解决现有的功率半导体器件过电压阻断状态在台面终端失效时呈开路状态，进而拓展了该功率半导体器件的应用领域范围。
可以理解，凸起部可以围绕功率半导体器件的中心成环形分布，凸起部在功率半导体器件的上的分布方式是可以根据实际的情况进行设置的，本发明对凸起部在功率半导体器件上的分布方式不做限定。
还可以理解，凸形结构远离功率半导体器件的中心一侧的高度由小变大，凸形结构靠近功率半导体器件的中心一侧的高度由大变小，其中高度的变化可以是线性的也可以是呈阶梯状变化的等，本发明对高度的变化方式不做限定。
本发明一实施例中，凸起部的顶部横向距离小于等于凸起部的底部横向距离。凸起部顶部横向距离L1可以设计为0.15mm，凸起部的中心位置可以设计在距离功率半导体器件中心距离R2＝2.6mm区域内，凸起部顶部横向距离和凸起部的中心位置距离半导体器件中心距离是可以选择的，本发明对凸起部顶部横向距离和凸起部的中心位置距离半导体器件中心距离不做限定。由于横向扩散原因凸起部在J2结处的横向距离L2通常比凸起部顶部的横向距离要宽，凸起部的底部横向距离L2基本上跟随L1设计而变化，本发明对凸起部的底部横向距离不做限定。
可以理解，对于GCT阻断特性来讲，正向转折保护电压VBD主要由凸起部的表面横向距离L1来控制，根据设计技术经验，正常情况下为：VDRM≤VBD≤VRT，其中VDRM为GCT正向额定阻断电压计值，VRT为穿通型GCT正向结终端击穿电压值，主要受电阻率、主结结深、终端台面三个因素的影响。根据TCAD仿真工具计算可知，对于5500V等级GCT随凸起部的顶部横向距离L1的关系如图5所示，可知当L1≤60μm时，L1的变化对BD-GCT的阻断能力基本维持不变，但是随着L1继续增大，BD-GCT结构的阻断能力开始显著降低。凸起部的顶部横向距离可以设计为0.15mm，但不仅限于设计为0.15mm，在能够保证可以提升器件的阻断性能且不影响器件的其他功能的前提下，本发明对凸形结构13的凸起部的顶部横向距离的具体设计数值不做限定。
本发明一实施例中，凸形第二导电类型基区13的顶部覆盖有钝化层15，钝化层15完全覆盖在凸形第二导电类型基区13顶部的表面。当凸形第二导电类型基区13的顶部与第一导电类型第二基区06的表面齐平的情况下，钝化层15的覆盖方式如图3所示；当凸形第二导电类型基区13的顶部低于第一导电类型第二基区06的表面时，钝化层15的覆盖方式如图4所示。钝化层15具有钝化隔离的作用，提高了凸形第二导电类型基区13的耐蚀性，延长了器件的使用寿命。
可以理解，钝化层15的材质可以为以下材质中的一种：氧化硅(SiO2)、氮化硅(Si3N4)和聚酰亚胺。可选地，钝化层15的材质为热氧化硅层。钝化层15的材质可以根据产品的需求进行选择，本发明对钝化层15的材质不做限定。
还可以理解，钝化层15的膜厚可以为1μm，钝化层15的膜厚是可以根据产品的需求进行选择，本发明对钝化层15的膜层的具体厚度不做限定。
本发明一实施例中，以4英寸GCT芯片为例，对于要求正向保护电压VBD为4700±150V，正常情况下终端击穿电压设计为5500V，芯片额定阻断电压设计为4500V，要求正向保护电压、终端击穿电压和芯片额定阻断电压是可以选择的，本发明对要求正向保护电压、终端击穿电压和芯片额定阻断电压不做限定。对于GCT功能区，根据设计经验及芯片阻断电压要求，选择电阻率可以在600Ω·cm，芯片厚可为以550mm的单晶，其他结构参数设计如下：GCT的第二导电类型发射区07表面掺杂浓度NN+为1E20cm-3；扩散深度XjN +15μm～25μm；第二导电类型发射区07表面掺杂浓度和扩散深度是可以选择的，本发明对第二导电类型发射区07表面掺杂浓度和扩散深度不做限定。GCT的门极09挖槽深度H为15μm～20μm；门极09的挖槽深度是可以选择的，本发明对门极09的挖槽深度不做限定。GCT的第一导电类型第一基区05表面掺杂浓度NP为1E15cm-3～1E16cm-3，结深XjP为130μm～150μm；第一导电类型第一基区05表面掺杂浓度和结深是可以选择的，本发明对第一导电类型第一基区05表面掺杂浓度和结深不做限定。GCT第一导电类型第二基区06表面掺杂浓度NP+为1E17cm-3～5E17cm-3，结深XjP +为55μm～65μm；第一导电类型第二基区06的掺杂浓度和结深是可以进行选择的，本发明对第一导电类型第二基区06的掺杂浓度和结深不做限定。GCT的第二导电类型基区04的本底掺杂浓度为7.6E12cm-3～8.4E12cm-3，基区宽度WN为340μm～360μm；第二导电类型基区04的掺杂浓度和基区宽度是可以进行选择的，本发明对第二导电类型基区04的掺杂浓度和基区宽度不做限定。GCT的第二导电类型缓冲层03掺杂浓度为1E16～4E16cm-3，扩散深度XjN约40μm～50μm；第二导电类型缓冲层03的掺杂浓度和扩散深度是可以进行选择的，本发明对第二导电类型缓冲层03的掺杂浓度和扩散深度不做限定。对于4英寸GCT的横向设计，在考虑不影响芯片其他参数的情况下，保持台面设计及阴极梳条排布不变，可以在芯片的中心区域R≤4mm位置处设计为电压击穿区12(BD保护区)，对于电压击穿区12的设计，为考虑电压击穿区12不影响GCT功能区的情况下，电压击穿区12的位置设计可以确定为在芯片的中心区域的距离R1≤3mm区域；凸形第二导电类型基区13顶部横向距离L1设计为0.15mm，凸形第二导电类型基区13中心位置设计在距离芯片中心距离R2＝2.6mm的区域内；由于横向扩散原因凸形第二导电类型基区13在J2结处的横向距离L2通常比顶部横向距离要宽，基本上跟随L1设计而变化，通常无须考虑L2的实际宽度。电压击穿区在芯片中心区域的具体位置、凸形第二导电类型基区13顶部横向距离和凸形第二导电类型基区13在芯片中心上的具体位置是可以进行选择的，本发明对电压击穿区在芯片中心区域的具体位置、凸形第二导电类型基区13顶部横向距离和凸形第二导电类型基区13在芯片中心上的具体位置不做限定。电压击穿区12的凸形第二导电类型基区13上表面被钝化层15完全覆盖，钝化层15优选设计为热氧化硅层，膜厚约1μm，钝化层15的具体材质和膜层厚度是可以进行选择的，本发明对钝化层15的具体材质和膜层厚度不做限定。电压击穿区12的表面掺杂浓度NN+为1E20cm-3，扩散深度XjN +为45μm～55μm，该电压击穿区12的位置设计为距离芯片中心半径2.45mm～2.75mm的位置内，电压击穿区12的表面掺杂浓度、扩散深度和电压击穿区12在芯片中心的位置是可以选择的，本发明对电压击穿区12的表面掺杂浓度、扩散深度和电压击穿区12在芯片中心的位置不做限定。本实施例中的GCT结构设计简单可靠，关键结构参数易于设计且制造可控，且不影响功率半导体器件的通态、关断、浪涌等特性。
图6所示为本发明一实施例提供的一种功率半导体器件的制作方法的流程示意图。
如图6所示，该功率半导体的制作方法包括：
步骤001:提供一个第二导电类型的衬底；衬底掺杂浓度及片厚选取主要依据该功率半导体器件的阻断电压、通态压降等参数要求而定，本发明对此不再进行限定。
步骤002:对衬底的上表面进行光刻，以在衬底上表面界定出第一区域和第二区域，所述第二区域设置在靠近所述功率半导体器件的中心位置，且被第一区域环绕。依据凸形第二导电类型基区13表面横向距离L1及铝扩散的横向距离等参数，设计具有预设图案的的光刻掩膜版，选择衬底的一面，进行记号；对带有记号的一面进行BD分区光刻以便接下进行选择性注入工艺。光刻后形成第一区域和第二区域，且第二区域设置在靠近功率半导体器件的中心位置，且被第一区域环绕。
步骤003:对第一区域使用选择性离子注入工艺以形成层叠的第一导电类型第一基区05和第一导电类型第二基区06，衬底中与第二区域对应的部分包括层叠设置的第一部分和第二部分，其中第一部分被第一导电类型第一基区05环绕，第二部分被第一导电类型第二基区06环绕。可以采用离子注入硼(B+)元素，注入剂量可以根据第一导电类型第二基区06掺杂浓度分布而定。可以采用离子注入注入铝(Al+)元素，注入剂量根据第一导电类型第一基区05掺杂浓度分布而定。注入工艺完成后去除掩蔽光刻胶；使用LPCVD(LowPressure Chemical Vapor Deposition低压力化学气相沉积法)工艺，在硅片进行双面沉积Si3N4膜；清洗芯片后，在高温扩散炉进行高温推进，使得第一导电类型第一基区05与第一导电类型第二基区06的表面浓度及结深达到设计中间工艺控制范围内，初步同时形成第一导电类型第一基区05与第一导电类型第二基区06。
步骤004:对衬底的背面进行离子注入形成第二导电类型缓冲层。在衬底远离第一导电类型第一基区05的一侧进行整面注入，注入掺杂杂质可以为磷，注入剂量EP根据第二导电类型缓冲层03的掺杂浓度而定，然后在高温扩散炉中推进，将第二导电类型缓冲层03结深控制在设计范围，最终形成第二导电类型缓冲层03。
步骤005:对衬底上表面和背面进行双面光刻及离子注入以在衬底上表面形成第二导电类型发射区、在衬底的背面形成第二导电类型短路结构，第二导电类型短路结构位于第一部分和第二部分的叠层结构下方。对衬底上表面和背面进行双面光刻形成扩散窗口，沿着窗口分别对第一导电类型第二基区06和第二导电类型基区04进行离子注入，以分别形成第二导电类型发射区07和第二导电类型短路结构14。在第一导电类型第二基区06表面开出第二导电类型发射区07的磷扩散窗口，选择性屏蔽门极09挖槽区域，便于在第二导电类型发射区07表面进行局部N+磷扩散。采用POCl3作为扩散源，通过高温扩散炉进行磷饱和沉积。在第一导电类型第二基区06表面开出门极09挖槽区域，再采用湿法腐蚀或干法刻蚀的工艺进行选择性挖槽，槽深需控制在工艺参数范围内，清洗芯片进行高温氧化，将第二导电类型发射区07的浓度及结深控制在设计范围内，以形成GCT阴极梳条结构。第二导电类型短路结构14和第二导电类型发射区07可以通过双面N+沉积工艺同时高温推进形成，制作时衬底的底部开出第二导电类型短路结构14的扩散窗口，选择性屏蔽第一导电类型透明发射阳极02区域。
步骤006：对衬底背面继续进行离子注入，以在第二导电类型缓冲层03的表面形成第一导电类型透明阳极02。对功率半导体器件背面整面进行离子注入，由于第二导电类型短路结构14的饱和磷扩散浓度特别高，虽然是对功率半导体器件背面整面进行的离子注入，但是第二导电类型短路结构14不会发生反型现象。注入掺杂的杂质是可以选择的，例如可以为硼，注入剂量可以根据第一导电类型透明阳极02的掺杂浓度而定，本发明对在功率半导体器件背面进行离子注入的杂质类型和浓度不做限定。除了在功率半导体器件背面整面进行离子注入之外，还可以只在第二导电类型缓冲层03的底部进行离子注入以形成第一导电类型透明阳极02，第一导电类型透明阳极02的位置是可以进行选择的，本发明对第一导电类型透明阳极02的位置不做限定。在离子注入之后，清洗芯片并在高温扩散炉中氧化推进，将透明阳极P+层的掺杂浓度及结深控制在设计范围内。
步骤007：在第一导电类型透明阳极02和所述第二导电类型短路结构14上形成阳极01。
步骤008：在第二导电类型发射区07上形成阴极08。在衬底上表面蒸发第一金属，并对第一金属进行光刻以在第二导电类型发射区上形成阴极08；在衬底背面同步蒸发第二金属，并对所述第二金属进行光刻，以在第一导电类型透明发射阳极02和第二导电类型短路结构14上形成阳极01。阴极08和阳极02的制作过程可以是同步进行的，也可以是分先后顺序完成的，本发明对是否同步制作阴极08和阳极02不做限定。第一金属和第二金属可以都为铝，第一金属和第二金属的材质可以相同也可以不相同，第一金属和第二金属的材质是可以选择的，本发明对第一金属和第二金属的具体材质不做限定。
采用该功率半导体的制作方法没有增加过多的工艺步骤，与标准型GCT工艺技术平台兼容，制造简单，可以批量化制造，且成本增加可控，便于提升芯片成品率。
本发明一实施例中，该功率半导体的制作方法还可以包括中第一导电类型第二基区06上沉积金属，形成门极09。在功率半导体阴极08面的一侧开出门极09和阴极08电极窗口，并形成第二导电类型基区04上表面钝化层15结构；之后清洗芯片，在衬底的两侧进行双面蒸发，铝层厚度在设计控制范围内；保护衬底的底面，在衬底的顶面进行门极09与阴极08铝层隔离光刻，并去除BD区12中的第一导电类型第二基区06上的铝层，形成门极09和阴极08；利用高温炉氮气气氛中进行适当高温退火处理，使得铝层在各电极表面形成良好的欧姆接触；利用光面聚酰亚胺，进一步隔离门极09与阴极08，并开出门极09与阴极08窗口。
本发明一实施例中，在第二部分表面上形成钝化层15。在开出门极09和阴极08的电极窗口的同时在凸形第二导电类型基区13的上表面形成钝化层结构，在钝化层结构的位置进行高温氧化推进形成钝化层15。钝化层结构可以和门极09和阴极08的电极窗口同时形成，也可以是分先后顺序形成的，本发明对门极09和阴极08的电极窗口的形成时间和顺序不做限定。
本发明一实施例中，对功率半导体的边缘进行切割和磨角处理形成台面；对所述台面进行钝化处理。采用割圆设备处理GCT晶圆边缘部分，再使用磨角设备对晶圆便于处理成一定角度的斜面，形成终端台面，再使用化学药液去除终端台面的机械损伤层；最后采用钝化材料，对台面进行钝化保护处理，从而形成了GCT芯片结构。
可以理解，本发明中的方法步骤为实现本发明所述功率半导体的制作方法的一种最优方法，方法步骤之间的顺序不是固定的，是可以根据实际的情况进行调整的，采用的工艺手段也是可以根据具体产品的需求进行选择的。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种功率半导体器件，包括功能区，所述功能区包括依次层叠设置的阳极、第一导电类型透明发射阳极、第二导电类型缓冲层、第二导电类型基区、第一导电类型第一基区、第一导电类型第二基区、第二导电类型发射区和阴极，其特征在于，所述功率半导体器件进一步包括：
电压击穿区，所述电压击穿区设置在靠近所述功率半导体器件的中心位置，且被所述功能区环绕，所述电压击穿区包括依次层叠设置的第二导电类型短路结构和凸形第二导电类型基区，其中所述第二导电类型短路结构贯穿所述第一导电类型透明发射阳极和所述第二导电类型缓冲层；所述凸形第二导电类型基区贯穿所述第一导电类型第一基区、所述第一导电类型第二基区和所述第二导电类型基区，且在所述第二导电类型基区向所述第一导电类型基区的延伸方向上形成凸起部。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件为晶闸管，所述功率半导体器件还包括位于所述第一导电类型第二基区上的门极。
3.根据权利要求1所述的功率半导体器件，其特征在于，所述电压击穿区位于与所述功率半导体器件中心区域内。
4.根据权利要求1所述的功率半导体器件，其特征在于，所述凸起部围绕所述功率半导体器件的中心成环形分布。
5.根据权利要求1所述的功率半导体器件，其特征在于，所述凸起部的顶部与所述第一导电类型第二基区的上表面齐平，或所述凸起部的顶部低于所述第一导电类型第二基区的表面。
6.根据权利要求1所述的功率半导体器件，其特征在于，所述第二导电类型短路结构围绕所述功率半导体器件的中心成环形分布；或
所述第二导电类型短路结构位于所述功率半导体器件的中心成圆形分布。
7.根据权利要求1所述的功率半导体器件，其特征在于，所述凸起部的顶部覆盖有钝化层。
8.根据权利要求7所述的功率半导体器件，其特征在于，所述钝化层的材质为以下材质中的至少一种：氧化硅、氮化硅和聚酰亚胺。
9.一种功率半导体器件的制作方法，其特征在于，包括：
提供一个第二导电类型的衬底；
对所述衬底的上表面进行光刻，以在所述衬底上表面界定出第一区域和第二区域，所述第二区域设置在靠近所述功率半导体器件的中心位置，且被所述第一区域环绕；
对所述第一区域使用选择性离子注入工艺以形成层叠的第一导电类型第一基区和第一导电类型第二基区，所述衬底中与所述第二区域对应的部分包括层叠的第一部分和第二部分，其中所述第一部分被所述第一导电类型第一基区环绕，所述第二部分被所述第一导电类型第二基区环绕；
对所述衬底的背面进行离子注入形成第二导电类型缓冲层；
对所述衬底上表面和背面进行双面光刻及离子注入以在所述衬底上表面形成第二导电类型发射区、在所述衬底的背面形成第二导电类型短路结构，所述第二导电类型短路结构位于所述第一部分和所述第二部分的叠层结构下方；
对所述衬底背面继续进行离子注入，以在所述第二导电类型缓冲层的表面形成第一导电类型透明阳极；
在所述第一导电类型透明阳极和所述第二导电类型短路结构上形成阳极；
在所述第二导电类型发射区上形成阴极。
10.根据权利要求9所述的功率半导体器件的制作方法，其特征在于，还包括在所述第一导电类型第二基区上沉积金属，形成门极。
11.根据权利要求9所述的功率半导体器件的制作方法，其特征在于，所述对所述衬底上表面和背面进行双面光刻及离子注入以在所述衬底上表面形成第二导电类型发射区、在所述衬底的背面形成第二导电类型短路结构，包括：
对所述衬底上表面和背面进行双面光刻分别形成扩散窗口，沿着所述窗口分别对所述第一导电类型第二基区和所述第二导电类型基区进行离子注入，以分别形成所述第二导电类型发射区和所述第二导电类型短路结构。
12.根据权利要求9所述的功率半导体器件的制作方法，其特征在于，对所述第二部分的上表面蚀刻，使所述第二部分上表面低于所述第一导电类型第二基区的上表面。
13.根据权利要求9所述的功率半导体器件的制作方法，其特征在于，在所述第二部分表面上形成钝化层。
14.根据权利要求9所述的功率半导体器件的制作方法，其特征在于，在所述衬底上表面蒸发第一金属，并对所述第一金属进行光刻以在所述第二导电类型发射区上形成阴极；
在所述衬底背面同步蒸发第二金属，并对所述第二金属进行光刻，以在所述透明阳极和所述短路结构上形成阳极。
15.根据权利要求9所述的功率半导体器件的制作方法，其特征在于，包括：
对所述功率半导体的边缘进行切割和磨角处理形成台面；
对所述台面进行钝化处理。
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