JPS59217366A - 半導体装置 - Google Patents
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- JPS59217366A JPS59217366A JP9266283A JP9266283A JPS59217366A JP S59217366 A JPS59217366 A JP S59217366A JP 9266283 A JP9266283 A JP 9266283A JP 9266283 A JP9266283 A JP 9266283A JP S59217366 A JPS59217366 A JP S59217366A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はサイリスクあるいはＧＴＯサイリスク等の半
導体装置に関する。
導体装置に関する。
サイリスクあるーはＧＴＯサイリスクの重要な特性とし
て順方向破壊電圧やｄ ｖ／ｄ を耐量があシ、この両
特性を良好にすることによって素子の順方向過電圧破壊
やｄｖ／ｄｔ破壊を防ぐようにしている。
て順方向破壊電圧やｄ ｖ／ｄ を耐量があシ、この両
特性を良好にすることによって素子の順方向過電圧破壊
やｄｖ／ｄｔ破壊を防ぐようにしている。
第１図は上記順方向過電圧破壊防止対策が図られた従来
のサイリスタの素子構造を示す断面図である。このサイ
リスタはたとえば、［ＩＥＥＥＩＥＤＭ１９８１Ｊの第
４１０頁ないし第４１３頁に記載されているｒ ＴＩｆ
ｆＲＩ ５ＴＯＲ８ＷＩ ＴＨＯＶＥＲＶＯＬＴＡＧＩ
ＩＥＳｇＬＦＰＲＯＴＥＣＴＩＯＮＪに開示されている
。すなわち、Ｐエミッタ１１．Ｎペース１２．Ｐペース
１３゜Ｎエミッタ１４．アノード電極１５およびカソー
ド電極１６からなるサイリスタにおいて、ＰＫ−ス１３
の中央部を凹状に形成してこのＰペースＩＪに折曲部１
７を設けるようにしたものである。なお、Ｊｌ〜Ｊ３は
各接合を示す。このサイリスタが順方向阻止状態にある
ときの主接合Ｊ３における空乏層は第１図中破線で示す
ような広が多方をし、このときの電界は矢印で示すよう
になる。主接合Ｊ２は上記折曲部１２で曲率を有してお
シ、その形成にそって空乏層も広がっている。このため
図示するように、折曲部１７の接合Ｊ２で電界が集中し
、この部分では他の部分よシも電界強度が増加している
。
のサイリスタの素子構造を示す断面図である。このサイ
リスタはたとえば、［ＩＥＥＥＩＥＤＭ１９８１Ｊの第
４１０頁ないし第４１３頁に記載されているｒ ＴＩｆ
ｆＲＩ ５ＴＯＲ８ＷＩ ＴＨＯＶＥＲＶＯＬＴＡＧＩ
ＩＥＳｇＬＦＰＲＯＴＥＣＴＩＯＮＪに開示されている
。すなわち、Ｐエミッタ１１．Ｎペース１２．Ｐペース
１３゜Ｎエミッタ１４．アノード電極１５およびカソー
ド電極１６からなるサイリスタにおいて、ＰＫ−ス１３
の中央部を凹状に形成してこのＰペースＩＪに折曲部１
７を設けるようにしたものである。なお、Ｊｌ〜Ｊ３は
各接合を示す。このサイリスタが順方向阻止状態にある
ときの主接合Ｊ３における空乏層は第１図中破線で示す
ような広が多方をし、このときの電界は矢印で示すよう
になる。主接合Ｊ２は上記折曲部１２で曲率を有してお
シ、その形成にそって空乏層も広がっている。このため
図示するように、折曲部１７の接合Ｊ２で電界が集中し
、この部分では他の部分よシも電界強度が増加している
。
したがって、上記折曲部１７における降伏電圧は他の部
分、よシも低くなっている。このような順方向阻止°状
態において、Ｐエミッタ１１とＮエミッタ１４間のサイ
リスタ部分が破壊される程の過電圧が７ノード電極１５
とカソード電極１６との間に印加された場合、まず折曲
部１７における接合Ｊ２がブレークダウンし、アノード
電極１５からのブレークダウン電流が上記サイリスタ部
分にｒ〜ト電流として流れ始める。
分、よシも低くなっている。このような順方向阻止°状
態において、Ｐエミッタ１１とＮエミッタ１４間のサイ
リスタ部分が破壊される程の過電圧が７ノード電極１５
とカソード電極１６との間に印加された場合、まず折曲
部１７における接合Ｊ２がブレークダウンし、アノード
電極１５からのブレークダウン電流が上記サイリスタ部
分にｒ〜ト電流として流れ始める。
すると、このダート電流によシサイリスタ部分はターン
オンし、これによシ順方向阻止状態から解放されて過電
圧破壊には致らない。
オンし、これによシ順方向阻止状態から解放されて過電
圧破壊には致らない。
これに対して第２図は上記ｄｖ／ｄｔ破壊防止対策が図
られた従来のサイリスクの素子構造を示ｆＭ面図である
。このサイリスクはたとえば「％公昭５６第４３６６３
号公報」に開示されている。すなわち、Ｐエミッタ１１
．Ｎベース１２ 、’ＰペースＩ３およびＮエミッタＩ
４で主サイリスク２０を構成し、この主サイリスタ２０
の中央部にＰエミッタ１）、Ｎペース１２゜Ｐペース１
３および上記Ｎエミッタ１４よシも深く形成されたＮエ
ミッタ１８で補助サイリスク２１を構成するようにした
ものである。なお、１５はアノード電極、１６はカソー
ド電極、１９は電極であシ、Ｊ１〜Ｊ３は各接合を示す
。
られた従来のサイリスクの素子構造を示ｆＭ面図である
。このサイリスクはたとえば「％公昭５６第４３６６３
号公報」に開示されている。すなわち、Ｐエミッタ１１
．Ｎベース１２ 、’ＰペースＩ３およびＮエミッタＩ
４で主サイリスク２０を構成し、この主サイリスタ２０
の中央部にＰエミッタ１）、Ｎペース１２゜Ｐペース１
３および上記Ｎエミッタ１４よシも深く形成されたＮエ
ミッタ１８で補助サイリスク２１を構成するようにした
ものである。なお、１５はアノード電極、１６はカソー
ド電極、１９は電極であシ、Ｊ１〜Ｊ３は各接合を示す
。
このサイリスクが順方向阻止状態のとき、アノード電極
１５およびカソード電極１６間の電圧が増加すると、そ
の時間変化率に応じて次式に示すような変位電流１ｄが
誘起される。
１５およびカソード電極１６間の電圧が増加すると、そ
の時間変化率に応じて次式に示すような変位電流１ｄが
誘起される。
ｉ ｄ ＝ ＣＸ ａｙ／ｄｔ ＝−・
（１）ただしＣは主接合Ｊ３の接合容量 この変位電流１ｄのうち補助サイリスタ２１の部分の主
接合Ｊ２における接合容量Ｃ１によって誘起される変位
電流ｉｄｌは、Ｎエミツタ１８下部のＰペース１３にお
ける抵抗ＲＰＢの存在によシ次式に示すような電位降下
ｖｌを発生させる・Ｖｌ ＝ｉｄＩＸＲｐｉ＋＝ＣＩ
Ｘｄｖ／ｄｔＸＲｐｍ ・＋−＋（２１ここで上記
ＲＰ１１を十分に高くして、微少なｌｄｌでも、ｖＢｕ
ｉｌｔ ＜ Ｖ ｔ （ただしＶＢｕｉｌｔはＰペー
ス１３とＮエミッタ１８間ＰＮ接合の拡散電位差であシ
、シリコンを用いたときは通常０．７Ｖ）の関係を満足
させることによって、ｄ ｖ／ｄ を発生とほとんど同
時に補助サイリスタ２１をターンオンさせ、主サイリス
タ２０にｆ−ト電流を供給するようにしている。このダ
ート電流が主サイリスタ２０のラッチング電流に達すれ
ば主すイリスタ２０はターンオンし、これにょシ順方向
阻止状態から解放されてｄｖ／ｄｔ破壊を防止すること
ができる。
（１）ただしＣは主接合Ｊ３の接合容量 この変位電流１ｄのうち補助サイリスタ２１の部分の主
接合Ｊ２における接合容量Ｃ１によって誘起される変位
電流ｉｄｌは、Ｎエミツタ１８下部のＰペース１３にお
ける抵抗ＲＰＢの存在によシ次式に示すような電位降下
ｖｌを発生させる・Ｖｌ ＝ｉｄＩＸＲｐｉ＋＝ＣＩ
Ｘｄｖ／ｄｔＸＲｐｍ ・＋−＋（２１ここで上記
ＲＰ１１を十分に高くして、微少なｌｄｌでも、ｖＢｕ
ｉｌｔ ＜ Ｖ ｔ （ただしＶＢｕｉｌｔはＰペー
ス１３とＮエミッタ１８間ＰＮ接合の拡散電位差であシ
、シリコンを用いたときは通常０．７Ｖ）の関係を満足
させることによって、ｄ ｖ／ｄ を発生とほとんど同
時に補助サイリスタ２１をターンオンさせ、主サイリス
タ２０にｆ−ト電流を供給するようにしている。このダ
ート電流が主サイリスタ２０のラッチング電流に達すれ
ば主すイリスタ２０はターンオンし、これにょシ順方向
阻止状態から解放されてｄｖ／ｄｔ破壊を防止すること
ができる。
ところで、第１図に示す従来のサイリスクでは順方向過
電圧破壊に対しては強固であるが、ｄｖ／ｄｔ破壊に対
する保護作用を全く持っていないのでこの対策を別途考
慮しなければなら麦いという不都合がある。しかもブレ
ークダウン電流をサイリスタ部分のダート電流として直
接利用するので、ラッチング電流が大きく感度の低重サ
イリスク、あるいは順方向阻止電圧の大きなサイリスク
などでは、サイリスタがターンオンする以前に前記折曲
部１７における接合Ｊ２が熱的に破壊されてしまうこと
がある。さらに第１図中の凹状部は前記したように、過
電圧保護として作用するものであシ、サイリスクの他１
の特性（たとえばターンオン時の遅れ時間ｔｄ
の短縮、あるいは最少オンダート電流ｔｇｔの減少など
）を向上させる付随的効果は全く持たない。
電圧破壊に対しては強固であるが、ｄｖ／ｄｔ破壊に対
する保護作用を全く持っていないのでこの対策を別途考
慮しなければなら麦いという不都合がある。しかもブレ
ークダウン電流をサイリスタ部分のダート電流として直
接利用するので、ラッチング電流が大きく感度の低重サ
イリスク、あるいは順方向阻止電圧の大きなサイリスク
などでは、サイリスタがターンオンする以前に前記折曲
部１７における接合Ｊ２が熱的に破壊されてしまうこと
がある。さらに第１図中の凹状部は前記したように、過
電圧保護として作用するものであシ、サイリスクの他１
の特性（たとえばターンオン時の遅れ時間ｔｄ
の短縮、あるいは最少オンダート電流ｔｇｔの減少など
）を向上させる付随的効果は全く持たない。
一方、第２図のものは、外部に強制転流回路を設けたサ
イリスタに対しては有効であるが、ＧＴＯサイリスタの
ような自己消弧形素子に対してはこのような対策を施こ
すことはできない。
イリスタに対しては有効であるが、ＧＴＯサイリスタの
ような自己消弧形素子に対してはこのような対策を施こ
すことはできない。
第３図は上記第２図のサイリスタと同様のｄマ／ｄｔ対
策を施こした場合のＧＴＯサイリスタの素子構造を示す
断面図である。このＧＴＯサイリスクは、Ｐエミッタ３
１．Ｎペース３２．Ｐペース３３およびＮエミッタ３４
で主ＧＴＯサイリスタ３５を構成し、この主ＧＴＯサイ
リスタ３５の中央部ＫＰエミッタ３１１ ＮへＸ３２
、 Ｐベース３３および上・記Ｎエミッタ３４よりも深
く形成されたＮエミッタ３６で補助サイリスタ３７を構
成するようにしたものである。なお、３８はγノード電
極、３９はカンード電極、４０は電極、４１はダート電
極である。そして補助サイリスタ３７のＮエミツタ３６
下部のＰペース３３には第２図と同様に抵抗ＲＰＢが存
在している。
策を施こした場合のＧＴＯサイリスタの素子構造を示す
断面図である。このＧＴＯサイリスクは、Ｐエミッタ３
１．Ｎペース３２．Ｐペース３３およびＮエミッタ３４
で主ＧＴＯサイリスタ３５を構成し、この主ＧＴＯサイ
リスタ３５の中央部ＫＰエミッタ３１１ ＮへＸ３２
、 Ｐベース３３および上・記Ｎエミッタ３４よりも深
く形成されたＮエミッタ３６で補助サイリスタ３７を構
成するようにしたものである。なお、３８はγノード電
極、３９はカンード電極、４０は電極、４１はダート電
極である。そして補助サイリスタ３７のＮエミツタ３６
下部のＰペース３３には第２図と同様に抵抗ＲＰＢが存
在している。
ｂま、上記抵抗ＲＰＩＩＯ値を大きくするには、補助サ
イリスタ３７のＮエミッタ３６がＰペース３３の高抵抗
領域に達するように十分に深く形成する必要がある。Ｎ
エミッタ３６を十分に深く形成すると、ＲＰＢの値は大
きくなるが、補助サイリスタ３７の注入効率と輸送効率
との積であるα□、ｎの値は著しく高くなシ、補助サイ
リスク３７はもはやＧＴＯサイリスクとしては動作しな
くなる。っ″まシ、ダート電極４ノとカンード電極３９
との間托逆・ぐイアスを印加しても補助サイリスタ３７
はターンオフせず、補助サイリスタ３７は主ＧＴＯサイ
リスタ３５にｆ−１電流を供給し続ける。すなわち、主
ＧＴＯサイリスタ３５はオフ信号を印加してもターンオ
フしない。
イリスタ３７のＮエミッタ３６がＰペース３３の高抵抗
領域に達するように十分に深く形成する必要がある。Ｎ
エミッタ３６を十分に深く形成すると、ＲＰＢの値は大
きくなるが、補助サイリスタ３７の注入効率と輸送効率
との積であるα□、ｎの値は著しく高くなシ、補助サイ
リスク３７はもはやＧＴＯサイリスクとしては動作しな
くなる。っ″まシ、ダート電極４ノとカンード電極３９
との間托逆・ぐイアスを印加しても補助サイリスタ３７
はターンオフせず、補助サイリスタ３７は主ＧＴＯサイ
リスタ３５にｆ−１電流を供給し続ける。すなわち、主
ＧＴＯサイリスタ３５はオフ信号を印加してもターンオ
フしない。
このように従来のサイリスクは、順方向過電圧破壊とｄ
マ／む破壊に対してともに対策が図られたものではな（
、ＧＴＯサイリスタのように自己消弧形素子に対しては
両破壊に対して何の対策も図られていないのが実ｔｗで
ある。
マ／む破壊に対してともに対策が図られたものではな（
、ＧＴＯサイリスタのように自己消弧形素子に対しては
両破壊に対して何の対策も図られていないのが実ｔｗで
ある。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは順方向過電圧破壊保護機
能およびｄｖ／ｄｔ破壊保６破壊保色機能備えたサイリ
スク型もしくけ自己消弧機能付サイリスタ型の半導体装
置を提供することにある。
あシ、その目的とするところは順方向過電圧破壊保護機
能およびｄｖ／ｄｔ破壊保６破壊保色機能備えたサイリ
スク型もしくけ自己消弧機能付サイリスタ型の半導体装
置を提供することにある。
この発明による半導体装置は、ＰＮＰＮ ４層からなる
サイリスタあるいはＧＴＯサイリスタの゛Ｎエミッタで
囲こまれた中央部にトランジスタを形成して、このトラ
ンジスタのエミッタとサイリスクあるいはＧＴＯサイリ
スタのＰペースとを短絡し、上記トランジスタのコレク
タエミッタ間耐圧を上記サイリスタあるいはＧＴＯサイ
リスクの順方向阻止電圧よシも小さくなるように設定す
ることによって順方向過電圧破壊に対する保護を行なり
１かつ上記トランジスタのエミッタペース接合における
Ｐペースの不純物密度を上記サイリスタあるいはＧＴＯ
サイリスタのエミッターペース接合のＰペースの不純物
密度よルも小さくなるように設定することによってｄｖ
／ｄｔ ＠壊に対する保護を行なうようにした半導体装
置が提供されている。
サイリスタあるいはＧＴＯサイリスタの゛Ｎエミッタで
囲こまれた中央部にトランジスタを形成して、このトラ
ンジスタのエミッタとサイリスクあるいはＧＴＯサイリ
スタのＰペースとを短絡し、上記トランジスタのコレク
タエミッタ間耐圧を上記サイリスタあるいはＧＴＯサイ
リスクの順方向阻止電圧よシも小さくなるように設定す
ることによって順方向過電圧破壊に対する保護を行なり
１かつ上記トランジスタのエミッタペース接合における
Ｐペースの不純物密度を上記サイリスタあるいはＧＴＯ
サイリスタのエミッターペース接合のＰペースの不純物
密度よルも小さくなるように設定することによってｄｖ
／ｄｔ ＠壊に対する保護を行なうようにした半導体装
置が提供されている。
以下図面を参照してこの発明の一実施例を説明する。第
４図はこの発明をサイリスクに実施した場合のその素子
構造を示す断面図である。
４図はこの発明をサイリスクに実施した場合のその素子
構造を示す断面図である。
図において５ノは３ Ｘ １０１４ｃｍ−３程度の不純
物密度を持ち１５０Ω・ｍと比較的高い抵抗を持つＮ型
領域である。このＮ型領域５１の一方露出面には３ Ｘ
１０１７ｃｍ−３程度の不純物密度を持ち比較的低い
抵抗を持つＰ属領域５２が形成される。さらに上記Ｎ型
領域５ノの他方露出面には３Ｘ１０Ｃｒｎ程度の不純物
密度を持ち比較的低い抵抗を持つＰ型頭域５３が形成さ
れる。上記Ｐ型領域５２の露出面表面部にはＩ Ｘ １
０２０〜１ ｘ １０２１，２３程度の不純物密度を持
ち比較的低い抵抗を持つ環状のＮ″塑領領域５４形成さ
れる。また上記内領域ぽ ５４で囲こまれた上記Ｐ型領域５２の露出面表面部には
、表面付近における不純物密度が１×１０〜１ｘｌｏ
ｃｍ 程度に設定され比較的低い抵抗を持つ環状の
ス型領域５５が形成される。
物密度を持ち１５０Ω・ｍと比較的高い抵抗を持つＮ型
領域である。このＮ型領域５１の一方露出面には３ Ｘ
１０１７ｃｍ−３程度の不純物密度を持ち比較的低い
抵抗を持つＰ属領域５２が形成される。さらに上記Ｎ型
領域５ノの他方露出面には３Ｘ１０Ｃｒｎ程度の不純物
密度を持ち比較的低い抵抗を持つＰ型頭域５３が形成さ
れる。上記Ｐ型領域５２の露出面表面部にはＩ Ｘ １
０２０〜１ ｘ １０２１，２３程度の不純物密度を持
ち比較的低い抵抗を持つ環状のＮ″塑領領域５４形成さ
れる。また上記内領域ぽ ５４で囲こまれた上記Ｐ型領域５２の露出面表面部には
、表面付近における不純物密度が１×１０〜１ｘｌｏ
ｃｍ 程度に設定され比較的低い抵抗を持つ環状の
ス型領域５５が形成される。
そしてこの１領域５５の先端は上記炉型領域５４の先端
よシも上記Ｎ型領域５１に近ずくように十分深く形成さ
れる。上記Ｎ種領域５５に対向する位置において上記Ｐ
型領域５３の露出面には、その先端が上記Ｎ型頭域５ノ
内部九まで達するよりに、１×１０〜ｌＸｌ０ ｃｍ
程度の不純物密度を持ち比較的低−抵抗を持つ星型
領域５６が形成される。さらに上記Ｐ型領域５３および
炉型領域５６の表面にわたって内領域とオーミック接触
するようにアノード電極５７が形成され、上記炉型領域
５４の表面および領域５４゛相互間の上記Ｐ型領域５２
の表面にわたって各領域とオーミック接触するようにカ
ソード電極５８が形成され、上記Ｎ〜内領域５およびこ
の領域５５の外周に位置するＰ属領域５２の一部表面に
わたって内領域とオーミック接触するように後述する補
助トランジスタのエミッタ電極５９が形成される。
よシも上記Ｎ型領域５１に近ずくように十分深く形成さ
れる。上記Ｎ種領域５５に対向する位置において上記Ｐ
型領域５３の露出面には、その先端が上記Ｎ型頭域５ノ
内部九まで達するよりに、１×１０〜ｌＸｌ０ ｃｍ
程度の不純物密度を持ち比較的低−抵抗を持つ星型
領域５６が形成される。さらに上記Ｐ型領域５３および
炉型領域５６の表面にわたって内領域とオーミック接触
するようにアノード電極５７が形成され、上記炉型領域
５４の表面および領域５４゛相互間の上記Ｐ型領域５２
の表面にわたって各領域とオーミック接触するようにカ
ソード電極５８が形成され、上記Ｎ〜内領域５およびこ
の領域５５の外周に位置するＰ属領域５２の一部表面に
わたって内領域とオーミック接触するように後述する補
助トランジスタのエミッタ電極５９が形成される。
ここで、第４図において、Ｎ型領域５１をＮベース、Ｐ
属領域５２をＰペース、Ｐ型頭域５３をＰエミッタおよ
びＮ“型領域５４をＮエミッタとする主サイリスク６１
が構成され、さらにＮ型領域５１および炉型領域５６を
Ｎコレクタ、Ｐ属領域５２をＰペース、Ｗ型領域５５を
ＮエミッタとするＮＰＮ型の補助トランシスタロ２が主
サイリスク６１の中央部に構成される。
属領域５２をＰペース、Ｐ型頭域５３をＰエミッタおよ
びＮ“型領域５４をＮエミッタとする主サイリスク６１
が構成され、さらにＮ型領域５１および炉型領域５６を
Ｎコレクタ、Ｐ属領域５２をＰペース、Ｗ型領域５５を
ＮエミッタとするＮＰＮ型の補助トランシスタロ２が主
サイリスク６１の中央部に構成される。
なお、上記補助トランジスタ６２のＮエミッタとなるＮ
＋型領領域５５よびＮコレクタとなる星型領域５６は、
たとえば不純物の熱拡散もしくはエピタキシャル成長に
よシ形成される。
＋型領領域５５よびＮコレクタとなる星型領域５６は、
たとえば不純物の熱拡散もしくはエピタキシャル成長に
よシ形成される。
次洗上記のような構成でなるサイリスクの作用を第５図
および第６図の断面図を用いて説明する。いま、補助ト
ランジスタ６２ＯＮエミツクである内領域５５は、主サ
イリスタ６ノのＮエミッタである内領域５４よシも深く
形成されているため、Ｎ’Ｗ領域５５とＰ属領域５２と
の境界面におけるＰ属領域５２の不純物密度をＣＰＪＴ
ＴＲｒ耐型領域５４とＰ属領域５２との境界面における
Ｐ属領域５２の不純物密度をＣＰＪＩＴＨとすると両密
度の間には次のような関係が成立する。
および第６図の断面図を用いて説明する。いま、補助ト
ランジスタ６２ＯＮエミツクである内領域５５は、主サ
イリスタ６ノのＮエミッタである内領域５４よシも深く
形成されているため、Ｎ’Ｗ領域５５とＰ属領域５２と
の境界面におけるＰ属領域５２の不純物密度をＣＰＪＴ
ＴＲｒ耐型領域５４とＰ属領域５２との境界面における
Ｐ属領域５２の不純物密度をＣＰＪＩＴＨとすると両密
度の間には次のような関係が成立する。
Ｃｐｚｔｒｎ （ＣｐＪｒｔｎ ・・・・・
・・・・（３）したがって、第５図中に示すｗ型領域５
５下部のＰ属領域５２における抵抗ＲＰＢの値は十分大
きなものとされる。
・・・・（３）したがって、第５図中に示すｗ型領域５
５下部のＰ属領域５２における抵抗ＲＰＢの値は十分大
きなものとされる。
ここで込ま、アノード電極５７とカソード電極５８との
間に順方向電圧を印加しているときＫとの印加電圧が増
加してｄｖ／ｄｔが発生すると、第５図に示すように補
助トランジスタ６２にはｉｄ、 、主サイリスタ６１Ｖ
Ｃはｉｄ２の変位電流が誘起される。補助トランジスタ
６２のエミッタ下部では、この微少な変位電流によシ、
’Ｉ’ｌ ＝Ｌｄ１ ｘ Ｒ，Ｂの電位降下が発生する
。そしてこの電位降下ｖ１が内領域５５とＰ属領域５２
からなるＰＮ接合の拡散電位差（通常は（１７Ｖ ）以
上になると、補助トランシスタロ２のエミッタペース接
合が順バイアスされて、この補助トランシスタロ２はタ
ーンオンする。補助トランジスタ６２がターンオンする
と、そのエミツタ電流Ｉｇが図示するように電極５９を
介して主サイリスタ６１のダート電流として供給され、
これにより主サイリスタ６１がターンオンする。
間に順方向電圧を印加しているときＫとの印加電圧が増
加してｄｖ／ｄｔが発生すると、第５図に示すように補
助トランジスタ６２にはｉｄ、 、主サイリスタ６１Ｖ
Ｃはｉｄ２の変位電流が誘起される。補助トランジスタ
６２のエミッタ下部では、この微少な変位電流によシ、
’Ｉ’ｌ ＝Ｌｄ１ ｘ Ｒ，Ｂの電位降下が発生する
。そしてこの電位降下ｖ１が内領域５５とＰ属領域５２
からなるＰＮ接合の拡散電位差（通常は（１７Ｖ ）以
上になると、補助トランシスタロ２のエミッタペース接
合が順バイアスされて、この補助トランシスタロ２はタ
ーンオンする。補助トランジスタ６２がターンオンする
と、そのエミツタ電流Ｉｇが図示するように電極５９を
介して主サイリスタ６１のダート電流として供給され、
これにより主サイリスタ６１がターンオンする。
したがって、主サイリスク６ノは順方向阻止状態から解
放され、この結果、ｄｖ／ｄｔ破壊は生じない。
放され、この結果、ｄｖ／ｄｔ破壊は生じない。
一方、第４図に示すように、補助トランジスタ６２の耐
コレクタである計型領域５６をＮ屋領域５ノ内部にまで
達するように形成することによシ、アノード電極５７と
カソード電極５８との間に順方向電圧を印加したときに
Ｎ型領域５ノとＰ属領域６３との間のＰＮ接合に生じる
空乏層は第６図中破線で示すような広がシ方をする。す
なわち、この空乏層は補助トランレフ２６２位置におい
て、炉型領域５６の存在にょシ、主サイリスク６ノ位置
よシも狭くなってお）、Ｉ Ｎ′領領域Ｋｉ’ｔ
’！ＬＩ、Ｂ・は７Ｊ補助トランソスタ６２はリーチス
ルー形トランソスタとなり、この補助トランジスタ６２
のコレクタエミッタ間降伏電圧をＶＣＥＲＳ主サイリス
ク６１の順方向阻止電圧をＶＤＲＭとすると両電圧の間
には次のような関係が成立する。
コレクタである計型領域５６をＮ屋領域５ノ内部にまで
達するように形成することによシ、アノード電極５７と
カソード電極５８との間に順方向電圧を印加したときに
Ｎ型領域５ノとＰ属領域６３との間のＰＮ接合に生じる
空乏層は第６図中破線で示すような広がシ方をする。す
なわち、この空乏層は補助トランレフ２６２位置におい
て、炉型領域５６の存在にょシ、主サイリスク６ノ位置
よシも狭くなってお）、Ｉ Ｎ′領領域Ｋｉ’ｔ
’！ＬＩ、Ｂ・は７Ｊ補助トランソスタ６２はリーチス
ルー形トランソスタとなり、この補助トランジスタ６２
のコレクタエミッタ間降伏電圧をＶＣＥＲＳ主サイリス
ク６１の順方向阻止電圧をＶＤＲＭとすると両電圧の間
には次のような関係が成立する。
ＶＣＩＲ（ＶＤＩＭ −（４１そして
いまアノード、カソード間電圧が上記ＶＣＩＲに達した
ときに、補助トランシスタロ２のコレクタペース接合が
ブレークダウンして第６図中破線すようなブレークダウ
ン電流ＩＢＤが流れる。この電流ＩＢＤによって補助ト
ランシスタロ２には図示のようなエミッタ電流１．が流
れ、この電流１．がｙ−ト電流として主サイリスタ６１
に供給されるので、この後、主サイリスク６１はターン
オンし、順方向阻止状態から解放され、この結果、過電
圧破壊は生じない。
いまアノード、カソード間電圧が上記ＶＣＩＲに達した
ときに、補助トランシスタロ２のコレクタペース接合が
ブレークダウンして第６図中破線すようなブレークダウ
ン電流ＩＢＤが流れる。この電流ＩＢＤによって補助ト
ランシスタロ２には図示のようなエミッタ電流１．が流
れ、この電流１．がｙ−ト電流として主サイリスタ６１
に供給されるので、この後、主サイリスク６１はターン
オンし、順方向阻止状態から解放され、この結果、過電
圧破壊は生じない。
このようにこの実施例によるサイリスクはｄｖ／ｄｔ破
壊および順方向過電圧破壊に対する保護機能をともに備
えて込る。
壊および順方向過電圧破壊に対する保護機能をともに備
えて込る。
第７図は上記第４図に示すような断面構造を持つサイリ
スクの平面図である。図におｈて斜線を施こした領域は
補助トランジスタ６２ＯＮエミツタとなるス型領域５５
であｐ、５８．５９は第４図と同様に主サイリスク６〕
のカソード電極と、補助トランジスタ６２のエミッタ電
極であり、仁のエミッタ電極５９で囲こまれた領域内に
はダート電極６３が形成される。
スクの平面図である。図におｈて斜線を施こした領域は
補助トランジスタ６２ＯＮエミツタとなるス型領域５５
であｐ、５８．５９は第４図と同様に主サイリスク６〕
のカソード電極と、補助トランジスタ６２のエミッタ電
極であり、仁のエミッタ電極５９で囲こまれた領域内に
はダート電極６３が形成される。
この第７図に示すように、補助トランジスタのエミッタ
領域となる離型領域５５を中央部のみに環状に形成する
ことによシ、ブレークダウン電圧のウェー・位置依存性
を最少限におさえ、Ｎエミッタ下部全面が同一電圧でブ
レークダウンするように考慮している。このようにすれ
ば、ブレークダウン時の電流集中が比較的少なくなシ、
ブレークダウンによる前記補助トランジスタ６２の熱破
壊を防ぐことができる。またエミッタ電極５９の形状を
図示の如く枝を持った放射状とすることによシ、補助ト
ランシスタロ２のブレークダウンによって発生した前記
エミッタ電流を急速に主サイリスタ６１全面に広げるこ
とができ、これによって主サイリスク６１のターンオン
時における遅れ時間ｔｄが短縮でき、補助トランジスタ
６２を熱的破壊から保護することができる。
領域となる離型領域５５を中央部のみに環状に形成する
ことによシ、ブレークダウン電圧のウェー・位置依存性
を最少限におさえ、Ｎエミッタ下部全面が同一電圧でブ
レークダウンするように考慮している。このようにすれ
ば、ブレークダウン時の電流集中が比較的少なくなシ、
ブレークダウンによる前記補助トランジスタ６２の熱破
壊を防ぐことができる。またエミッタ電極５９の形状を
図示の如く枝を持った放射状とすることによシ、補助ト
ランシスタロ２のブレークダウンによって発生した前記
エミッタ電流を急速に主サイリスタ６１全面に広げるこ
とができ、これによって主サイリスク６１のターンオン
時における遅れ時間ｔｄが短縮でき、補助トランジスタ
６２を熱的破壊から保護することができる。
第８図はとの発明の他の実施例による断面図であシ、第
４図と同様にこの発明をサイリスタに実施したものであ
る。この実施例によるサイリスクでは、補助トランジス
タ６２の領域において前記Ｐ型領域５２を部分的にエツ
チング除去してカン〜ド側に凹部を形成し、この凹部の
底部に位置するＰ型領域５２の露出面表面部にＮエミッ
タとしての内領域６４を形成することによシ、第４図の
場合のように深い炉型領域５５とすることなしにＲＰＢ
の値を高くするとともに、さらにＰ型領域５３を部分的
にエツチング除去してアノード側にも凹部を形成し、こ
の凹部からＮ拡散を行なって内領域６５を形成β するようにしたものである。
４図と同様にこの発明をサイリスタに実施したものであ
る。この実施例によるサイリスクでは、補助トランジス
タ６２の領域において前記Ｐ型領域５２を部分的にエツ
チング除去してカン〜ド側に凹部を形成し、この凹部の
底部に位置するＰ型領域５２の露出面表面部にＮエミッ
タとしての内領域６４を形成することによシ、第４図の
場合のように深い炉型領域５５とすることなしにＲＰＢ
の値を高くするとともに、さらにＰ型領域５３を部分的
にエツチング除去してアノード側にも凹部を形成し、こ
の凹部からＮ拡散を行なって内領域６５を形成β するようにしたものである。
このような構成でも前記（３）式および（４）式を満た
しているので、第４図の場合と同様にｄｖ／ｄｔ破壊お
よび順方向過電圧破壊に対してともに保護される。なお
、図中の破線は空乏層の広がシを示している。
しているので、第４図の場合と同様にｄｖ／ｄｔ破壊お
よび順方向過電圧破壊に対してともに保護される。なお
、図中の破線は空乏層の広がシを示している。
第９図はこの発明をＧＴＯサイリスタに実施した場合の
その素子構造を示す断面図である。このＧＴＯサイリス
タが前記第４図に示すサイリスクと異なる個所は、前記
補助トランジスタ６２０部分において譲状のＷ型領域５
５が２重に設けられ、しかもこの領域５５に対向して設
けられる内領域５６が中央部のみがよ）Ｎ型領域５ノ内
部に深く達するように形成されてｂるところである。
その素子構造を示す断面図である。このＧＴＯサイリス
タが前記第４図に示すサイリスクと異なる個所は、前記
補助トランジスタ６２０部分において譲状のＷ型領域５
５が２重に設けられ、しかもこの領域５５に対向して設
けられる内領域５６が中央部のみがよ）Ｎ型領域５ノ内
部に深く達するように形成されてｂるところである。
すなわち、とのＧＴＯサイリスクは、Ｎ型領域５ノをＮ
ベース、Ｐ型領域５２をＰペース、Ｐ型領域５３をＰエ
ミッタおよび耐量領域５４をＮエミッタとして主ＧＴＯ
サイリスク７１が構成され１．Ｎ型領域５１およびＮ１
型領域５６をＮコレクタ、Ｐ型領域５２をＰペース、１
つのＮ＋型領領域５５Ｎエミッタとして第１補助トラン
シスタフ２が構成され、さらにＮ型領域５ノおよ１
びＮ懺領域５６をＮコレクタ、Ｐ型領域５２をＰペ
ース、他の両ｖ領域５５をＮエミッタとして第２補助ト
ランソスタ７３が構成され、第１゜第２補助トランジス
タ７２．７３はダーリントン接続されている。なお、第
９図えおいて７４はｆ−）電極、７５は第１補助トラン
ジスタ７２のエミッタ電極、７６は同じく第２補助トラ
ンジスタ７３のエミッタ電極である。
ベース、Ｐ型領域５２をＰペース、Ｐ型領域５３をＰエ
ミッタおよび耐量領域５４をＮエミッタとして主ＧＴＯ
サイリスク７１が構成され１．Ｎ型領域５１およびＮ１
型領域５６をＮコレクタ、Ｐ型領域５２をＰペース、１
つのＮ＋型領領域５５Ｎエミッタとして第１補助トラン
シスタフ２が構成され、さらにＮ型領域５ノおよ１
びＮ懺領域５６をＮコレクタ、Ｐ型領域５２をＰペ
ース、他の両ｖ領域５５をＮエミッタとして第２補助ト
ランソスタ７３が構成され、第１゜第２補助トランジス
タ７２．７３はダーリントン接続されている。なお、第
９図えおいて７４はｆ−）電極、７５は第１補助トラン
ジスタ７２のエミッタ電極、７６は同じく第２補助トラ
ンジスタ７３のエミッタ電極である。
このような構成でなるＧＴＯサイリスタでは各望迩領域
５５を炉型領域５４よシも深く形成することによってこ
の領域５５下部におけるＰ型領域５２の抵抗の値を十分
に大きくして前記したようにｄｖ／ｄｔ破壊に対する保
護機能を持たせ、さらにＮ懺領域５６をＮ型領域５１内
部にまで達するように形成することによって前記したよ
うに過電圧破壊に対する保護機能を持たせている。
５５を炉型領域５４よシも深く形成することによってこ
の領域５５下部におけるＰ型領域５２の抵抗の値を十分
に大きくして前記したようにｄｖ／ｄｔ破壊に対する保
護機能を持たせ、さらにＮ懺領域５６をＮ型領域５１内
部にまで達するように形成することによって前記したよ
うに過電圧破壊に対する保護機能を持たせている。
しかもこの実施例では補助トランジスタとしてダーリン
トン接続トランジスタを用いることによ、９ ＧＴＯサ
イリスタとしての、みかけ上のダート感度を向上させて
、第１．第２補助トランジスタ７２．７３の熱的破壊を
防止してｂる。すなわち、第１補助トランシスタフ２の
コレクタエミッタ間降伏電圧をＶＣＥＲｌ、主ＧＴＯサ
イリスタ７１の順方向阻止電圧をＶＤＲＭとすると両電
圧の間には次のような関係が成立する。
トン接続トランジスタを用いることによ、９ ＧＴＯサ
イリスタとしての、みかけ上のダート感度を向上させて
、第１．第２補助トランジスタ７２．７３の熱的破壊を
防止してｂる。すなわち、第１補助トランシスタフ２の
コレクタエミッタ間降伏電圧をＶＣＥＲｌ、主ＧＴＯサ
イリスタ７１の順方向阻止電圧をＶＤＲＭとすると両電
圧の間には次のような関係が成立する。
ＶＣＥ！Ｒ１＜ ＶＤＲＭ −・・・・・
・・・（５）また炉型領域５６は図示のような形状とな
っているので１段目の第１補助トランソスク７２のＶＣ
Ｅｆｌｌと２段目の第２補助トランジスタ７３のＶｃ
Ｅ Ｒ２との間には次のような関係が成立する。
・・・（５）また炉型領域５６は図示のような形状とな
っているので１段目の第１補助トランソスク７２のＶＣ
Ｅｆｌｌと２段目の第２補助トランジスタ７３のＶｃ
Ｅ Ｒ２との間には次のような関係が成立する。
Ｖｃ＋：ｌ ＜ ＶＣＥＲ２−−・（６）したがって順
方向阻止状態から解放される場合には、まず第１補助ト
ランシスタフ２でブレークダウンが生じ、このブレーク
ダウン電流は第２補助トランジスタ７３のペース電流と
なシこれによって第２補助トランクスタフ３はターンオ
ンする。いま第１補助トランジスタ７２のエミッタ電流
をＩｌｉ 、第２補助トランジスタ７３の電流増幅率を
ｈｆＨとすると、主ＧＴＯサイリスタ７１にダート電流
として供給されるに１゜第２補助トランシスタフ２．７
３からなるダーリントン接続トランジスタのエミッタ電
流１１１！２は次式で表わされる。
方向阻止状態から解放される場合には、まず第１補助ト
ランシスタフ２でブレークダウンが生じ、このブレーク
ダウン電流は第２補助トランジスタ７３のペース電流と
なシこれによって第２補助トランクスタフ３はターンオ
ンする。いま第１補助トランジスタ７２のエミッタ電流
をＩｌｉ 、第２補助トランジスタ７３の電流増幅率を
ｈｆＨとすると、主ＧＴＯサイリスタ７１にダート電流
として供給されるに１゜第２補助トランシスタフ２．７
３からなるダーリントン接続トランジスタのエミッタ電
流１１１！２は次式で表わされる。
Ｉｘ２ ＝ ＩｚＩ Ｘ ｈｆｅｚ ”””
”’ （７）すなわち、第２補助トランジスタ７３で十
分に増幅された電流ＩＥ２をダート電流工ｇｔとして主
ＧＴＯサイリスタ７１がターンオンすることになる。こ
こでターンオン時における遅れ時間ｔｄとダート電流Ｉ
ｇｉとの間には第１０図の特性図に示すような関係があ
るので、Ｉｇｔが大きい程ｔｄが短縮される。また、ｔ
ｄが短かい程第１補助トランシスタフ２の電力損失が減
少するのズ、このトランシスタフ２の熱的破壊を起こし
ずらくすることができる。
”’ （７）すなわち、第２補助トランジスタ７３で十
分に増幅された電流ＩＥ２をダート電流工ｇｔとして主
ＧＴＯサイリスタ７１がターンオンすることになる。こ
こでターンオン時における遅れ時間ｔｄとダート電流Ｉ
ｇｉとの間には第１０図の特性図に示すような関係があ
るので、Ｉｇｔが大きい程ｔｄが短縮される。また、ｔ
ｄが短かい程第１補助トランシスタフ２の電力損失が減
少するのズ、このトランシスタフ２の熱的破壊を起こし
ずらくすることができる。
なお、この鰭は上記した実施例に限定されるものではな
く種々の変形が可能である。たとえば第９図に示すＧＴ
Ｏサイリスクは第８図と同様に構成するようにしてもよ
く、またダーリントン接続トランジスタは２段以上にし
てもよい。
く種々の変形が可能である。たとえば第９図に示すＧＴ
Ｏサイリスクは第８図と同様に構成するようにしてもよ
く、またダーリントン接続トランジスタは２段以上にし
てもよい。
そして２段以上にした場合には、１段目が最初にブレー
クダウンを起こすようにそのコレクタエミッタ間降伏電
圧が１段目以外のものよりも小さくなるように、たとえ
ば前記第９図中の耐型領域５６のような形状とする必要
がある。
クダウンを起こすようにそのコレクタエミッタ間降伏電
圧が１段目以外のものよりも小さくなるように、たとえ
ば前記第９図中の耐型領域５６のような形状とする必要
がある。
以上説明したようにこの発明によれば、順方向過電圧破
壊保護機能およびｄｖ／ｄｔ破壊保護機能をともに備え
たサイリスク型もしくは自己消弧機能付サイリスク型の
半導体装置を提供することができる。
壊保護機能およびｄｖ／ｄｔ破壊保護機能をともに備え
たサイリスク型もしくは自己消弧機能付サイリスク型の
半導体装置を提供することができる。
第１図および第２図はそれぞれ従来のサイリスクを示す
断面図、第３図は第２図と同様の対策をＧＴＯザイリス
タに施こした場合の断面図、第４図はこの発明の一実施
例による素子構造を示す断面図、第５図および第６図は
それぞれ上記実施例を説明するための断面図、第７図は
第４図素子の平面図、第８図はこの発明の他の実施例に
よる素子構造を示す断面図、第９図はこ７ の発明
のさらに他の実施例による素子構造を示す断面図、第１
０図は第９図の実施例を説明するための特性図である。 ５ ／７・・・Ｎ型領域、５２．５３・・・Ｐ型頭域、
５４．５５．５６・−内領域、５２・・・アノード電極
、５８・・・カソード電極、５９・・・エミッタ電極、
６１・−主サイリスタ、６２・・・補助トランジスタ、
７１・−主ＧＴＯサイリスタ、７２・・・第１補助トラ
ンジスタ、７３・・・第２補助トランジスタ、７４・・
・ｆ−）電極。 出願人代理人 弁理士 鈴 江 武 彦）・ −〇−一一
断面図、第３図は第２図と同様の対策をＧＴＯザイリス
タに施こした場合の断面図、第４図はこの発明の一実施
例による素子構造を示す断面図、第５図および第６図は
それぞれ上記実施例を説明するための断面図、第７図は
第４図素子の平面図、第８図はこの発明の他の実施例に
よる素子構造を示す断面図、第９図はこ７ の発明
のさらに他の実施例による素子構造を示す断面図、第１
０図は第９図の実施例を説明するための特性図である。 ５ ／７・・・Ｎ型領域、５２．５３・・・Ｐ型頭域、
５４．５５．５６・−内領域、５２・・・アノード電極
、５８・・・カソード電極、５９・・・エミッタ電極、
６１・−主サイリスタ、６２・・・補助トランジスタ、
７１・−主ＧＴＯサイリスタ、７２・・・第１補助トラ
ンジスタ、７３・・・第２補助トランジスタ、７４・・
・ｆ−）電極。 出願人代理人 弁理士 鈴 江 武 彦）・ −〇−一一
Claims (5)
- （１）第１導電型の第１半導体領域と、この第１半導苗
領域の一方露出面′接して形成さ４る第２導電型の第２
半導体領域と、上記第１半導体領域の他方露出面に接し
て形成される第２導電型の第３半導体領域と、上記第２
半導体領域の露出面表面部に形成される第１導電型の第
４半導体領域と、この第４半導体領域で囲こまれた上記
第２半導体領域の露出面表面部に形成される第１導電型
の第５半導体領域と、この第５半導体領域に対向する位
置において上記第３半導体領域の露出面から上記第１半
導体領域に達するように形成される第１導電型の第６半
導体領域と、上記第２半導体領域とオーミック接触する
ように形成される第１電極と、上記第３半導体領域およ
び第６半導体領域にわたってオーミック接触するように
形成される第２電極と、上記第２半導体領域および第５
半導体領域にわたってオーミック接触するように形成さ
れる第３電極とを備え、上記第１．第２．第３．第４半
導体領域からなる主サイリスクと上記第１゜第２．第５
．第６半導体領域からなるトランジスタとを有すること
を特徴とする半導体装置。 - （２） 前記主サイリスクの順方向阻止電圧が前記ト
ランジスタのコレクタエミッタ降伏電圧よりも大きく設
定されている特許請求の範囲第１項に記載の半導体装置
。 - （３）前記第５半導体領域と前記第２半導体領域との境
界面だおける第２半導体領域の不純物密度が、前記第４
半導体領域と前記第２半導体領域との境界面における第
２半導体領域の不純物密度よシも低く設定されている特
許請求の範囲第１項に記載の半導体装置。 - （４）前記トランジスタが少なくとも２段のダーリント
ン接続トランジスタである特許請求の範囲第１項に記載
の半導体装置。 - （５） 前記ダーリントン接続トランジスタの１段目
のトランジスタのコレクタエミッタ間降伏電圧が、１段
目以外のトランジスタのコレクタエミッタ間降伏電圧よ
）も小さく設定されている特許請求の範囲第４項に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266283A JPS59217366A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266283A JPS59217366A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217366A true JPS59217366A (ja) | 1984-12-07 |
| JPH027191B2 JPH027191B2 (ja) | 1990-02-15 |
Family
ID=14060681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9266283A Granted JPS59217366A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217366A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420045A (en) * | 1991-03-27 | 1995-05-30 | Siemens Aktiengesellschaft | Process for manufacturing thyristor with adjustable breakover voltage |
| US5510274A (en) * | 1987-08-19 | 1996-04-23 | Mitsubishi Denki Kabushiki Kaisha | Method of controlling a carrier lifetime in a semiconductor switching device |
| EP0714139A1 (fr) * | 1994-11-25 | 1996-05-29 | STMicroelectronics S.A. | Composant dipÔle à déclenchement par retounement à sensibilité contrÔlée |
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| JPH027191B2 (ja) | 1990-02-15 |
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