JPH027191B2 - - Google Patents
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- JPH027191B2 JPH027191B2 JP58092662A JP9266283A JPH027191B2 JP H027191 B2 JPH027191 B2 JP H027191B2 JP 58092662 A JP58092662 A JP 58092662A JP 9266283 A JP9266283 A JP 9266283A JP H027191 B2 JPH027191 B2 JP H027191B2
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- thyristor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はサイリスタあるいはGTOサイリス
タ等の半導体装置に関する。
タ等の半導体装置に関する。
サイリスタあるいはGTOサイリスタの重要な
特性として順方向配壊電圧やdv／dt耐量があり、
この両特性を良好にすることによつて素子の順方
向過電圧破壊やdv／dt破壊を防ぐようにしてい
る。
特性として順方向配壊電圧やdv／dt耐量があり、
この両特性を良好にすることによつて素子の順方
向過電圧破壊やdv／dt破壊を防ぐようにしてい
る。
第１図は上記順方向過電圧破壊防止対策が図ら
れた従来のサイリスタの素子構造を示す断面図で
ある。このサイリスタはたとえば、「IEEE
IEDM1981」の第410頁ないし第413頁に記載され
ている「THYRISTORS WITH
OVERVOLTAGE SELFPROTECTION」に開
示されている。すなわち、Ｐエミツタ１１、Ｎベ
ース１２、Ｐベース１３、Ｎエミツタ１４、アノ
ード電極１５およびカソード電極１６からなるサ
イリスタにおいて、Ｐベース１３の中央部を凹状
に形成してこのＰベース１３に折曲部１７を設け
るようにしたものである。なお、J1〜J3は各接合
を示す。このサイリスタが順方向阻止状態にある
ときの主接合J2における空乏層は第１図中破線で
示すような広がり方をし、このときの電界は矢印
で示すようになる。主接合J2は上記折曲部１７で
曲率を有しており、その形成にそつて空乏層も広
がつている。このため図示するように、折曲部１
７の接合J2で電界が集中し、この部分では他の部
分よりも電界強度が増加している。したがつて、
上記折曲部１７における降伏電圧は他の部分より
も低くなつている。このような順方向阻止状態に
おいて、Ｐエミツタ１１とＮエミツタ１４間のサ
イリスタ部分が破壊される程の過電圧がアノード
電極１５とカソード電極１６との間に印加された
場合、まず折曲部１７における接合J2がブレーク
ダウンし、アノード電極１５からのブレークダウ
ン電流が上記サイリスタ部分にゲート電流として
流れ始める。すると、このゲート電流によりサイ
リスタ部分はターンオンし、これにより順方向阻
止状態から解放されて過電圧破壊には致らない。
れた従来のサイリスタの素子構造を示す断面図で
ある。このサイリスタはたとえば、「IEEE
IEDM1981」の第410頁ないし第413頁に記載され
ている「THYRISTORS WITH
OVERVOLTAGE SELFPROTECTION」に開
示されている。すなわち、Ｐエミツタ１１、Ｎベ
ース１２、Ｐベース１３、Ｎエミツタ１４、アノ
ード電極１５およびカソード電極１６からなるサ
イリスタにおいて、Ｐベース１３の中央部を凹状
に形成してこのＰベース１３に折曲部１７を設け
るようにしたものである。なお、J1〜J3は各接合
を示す。このサイリスタが順方向阻止状態にある
ときの主接合J2における空乏層は第１図中破線で
示すような広がり方をし、このときの電界は矢印
で示すようになる。主接合J2は上記折曲部１７で
曲率を有しており、その形成にそつて空乏層も広
がつている。このため図示するように、折曲部１
７の接合J2で電界が集中し、この部分では他の部
分よりも電界強度が増加している。したがつて、
上記折曲部１７における降伏電圧は他の部分より
も低くなつている。このような順方向阻止状態に
おいて、Ｐエミツタ１１とＮエミツタ１４間のサ
イリスタ部分が破壊される程の過電圧がアノード
電極１５とカソード電極１６との間に印加された
場合、まず折曲部１７における接合J2がブレーク
ダウンし、アノード電極１５からのブレークダウ
ン電流が上記サイリスタ部分にゲート電流として
流れ始める。すると、このゲート電流によりサイ
リスタ部分はターンオンし、これにより順方向阻
止状態から解放されて過電圧破壊には致らない。
これに対して第２図は上記dv／dt破壊防止対
策が図られた従来のサイリスタの素子構造を示す
断面図である。このサイリスタはたとえば「特公
昭56第43663号公報」に開示されている。すなわ
ち、Ｐエミツタ１１、Ｎベース１２、Ｐベース１
３およびＮエミツタ１４で主サイリスタ２０を構
成し、この主サイリスタ２０の中央部にＰエミツ
タ１１、Ｎベース１２、Ｐベース１３および上記
Ｎエミツタ１４よりも深く形成されたＮエミツタ
８で補助サイリスタ２１を構成するようにしたも
のである。なお、１５はアノード電極、１６はカ
ソード電極、１９は電極であり、J1〜J3は各接合
を示す。
策が図られた従来のサイリスタの素子構造を示す
断面図である。このサイリスタはたとえば「特公
昭56第43663号公報」に開示されている。すなわ
ち、Ｐエミツタ１１、Ｎベース１２、Ｐベース１
３およびＮエミツタ１４で主サイリスタ２０を構
成し、この主サイリスタ２０の中央部にＰエミツ
タ１１、Ｎベース１２、Ｐベース１３および上記
Ｎエミツタ１４よりも深く形成されたＮエミツタ
８で補助サイリスタ２１を構成するようにしたも
のである。なお、１５はアノード電極、１６はカ
ソード電極、１９は電極であり、J1〜J3は各接合
を示す。
このサイリスタが順方向阻止状態のとき、アノ
ード電極１５およびカソード電極１６間の電圧が
増加すると、その時間変化率に応じて次式に示す
ような変位電流idが誘起される。
ード電極１５およびカソード電極１６間の電圧が
増加すると、その時間変化率に応じて次式に示す
ような変位電流idが誘起される。
id＝Ｃ×dv／dt ……(1)
ただしＣは主接合J2の接合容量
この変位電流idのうち補助サイリスタ２１の部
分の主接合J2における接合容量C1によつて誘起さ
れる変位電流id1は、Ｎエミツタ１８下部のＰベ
ース１３における抵抗RPBの存在により次式に示
すような電位降下V1を発生させる。
分の主接合J2における接合容量C1によつて誘起さ
れる変位電流id1は、Ｎエミツタ１８下部のＰベ
ース１３における抵抗RPBの存在により次式に示
すような電位降下V1を発生させる。
V1＝id1×RPB＝C1×dv／dt×RPB ……(2)
ここで上記RPBを十分に高くして、微少なid1で
も、VBuilt＜V1（ただしVBuiltはＰベース１３とＮ
エミツタ１８間PN接合の拡散電位差であり、シ
リコンを用いたときは通常0.7V）の関係を満足
させることによつて、dv／dt発生とほとんど同
時に補助サイリスタ２１をターンオンさせ、主サ
イリスタ２０にゲート電流を供給するようにして
いる。このゲート電流が主サイリスタ２０に供給
されることにより主サイリスタ２０はターンオン
し、これにより順方向阻止状態から解放されて
dv／dt破壊を防止することができる。
も、VBuilt＜V1（ただしVBuiltはＰベース１３とＮ
エミツタ１８間PN接合の拡散電位差であり、シ
リコンを用いたときは通常0.7V）の関係を満足
させることによつて、dv／dt発生とほとんど同
時に補助サイリスタ２１をターンオンさせ、主サ
イリスタ２０にゲート電流を供給するようにして
いる。このゲート電流が主サイリスタ２０に供給
されることにより主サイリスタ２０はターンオン
し、これにより順方向阻止状態から解放されて
dv／dt破壊を防止することができる。
ところで、第１図に示す従来のサイリスタでは
順方向過電圧破壊に対しては強固であるが、
dv／dt破壊に対する保護作用を全く持つていな
いのでこの対策を別途考慮しなければならないと
いう不都合がある。しかもブレークダウン電流を
サイリスタ部分のゲート電流として直接利用する
ので、ゲートトリガ電流が大きく感度の低いサイ
リスタ、あるいは順方向阻止電圧の大きなサイリ
スタなどでは、サイリスタがターンオンする以前
に前記折曲部１７における接合J2が熱的に破壊さ
れてしまうことがある。さらに第１図中の凹状部
は前記したように、過電圧保護として作用するも
のであり、サイリスタの他の特性（たとえばター
ンオン時の遅れ時間tdの短縮、あるいはゲートト
リガ電流igtの減少など）を向上させる付随的効
果は全く持たない。
順方向過電圧破壊に対しては強固であるが、
dv／dt破壊に対する保護作用を全く持つていな
いのでこの対策を別途考慮しなければならないと
いう不都合がある。しかもブレークダウン電流を
サイリスタ部分のゲート電流として直接利用する
ので、ゲートトリガ電流が大きく感度の低いサイ
リスタ、あるいは順方向阻止電圧の大きなサイリ
スタなどでは、サイリスタがターンオンする以前
に前記折曲部１７における接合J2が熱的に破壊さ
れてしまうことがある。さらに第１図中の凹状部
は前記したように、過電圧保護として作用するも
のであり、サイリスタの他の特性（たとえばター
ンオン時の遅れ時間tdの短縮、あるいはゲートト
リガ電流igtの減少など）を向上させる付随的効
果は全く持たない。
一方、第２図のものは、外部に強制転流回路を
設けたサイリスタに対しては有効であるが、
GTOサイリスタのような自己消弧形素子に対し
てはこのような対策を施こすことはできない。
設けたサイリスタに対しては有効であるが、
GTOサイリスタのような自己消弧形素子に対し
てはこのような対策を施こすことはできない。
第３図は上記第２図のサイリスタと同様の
dv／dt対策を施こした場合のGTOサイリスタの
素子構造を示す断面図である。このGTOサイリ
スタは、Ｐエミツタ３１、Ｎベース３２、Ｐベー
ス３３およびＮエミツタ３４で主GTOサイリス
タ３５を構成し、この主GTOサイリスタ３５の
中央部にＰエミツタ３１、Ｎベース３２、Ｐベー
ス３３および上記Ｎエミツタ３４よりも深く形成
されたＮエミツタ３６で補助サイリスタ３７を構
成するようにしたものである。なお、３８はアノ
ード電極、３９はカソード電極、４０は電極、４
１はゲート電極である。そして補助サイリスタ３
７のＮエミツタ３６下部のＰベース３３には第２
図と同様に抵抗RPBが存在している。
dv／dt対策を施こした場合のGTOサイリスタの
素子構造を示す断面図である。このGTOサイリ
スタは、Ｐエミツタ３１、Ｎベース３２、Ｐベー
ス３３およびＮエミツタ３４で主GTOサイリス
タ３５を構成し、この主GTOサイリスタ３５の
中央部にＰエミツタ３１、Ｎベース３２、Ｐベー
ス３３および上記Ｎエミツタ３４よりも深く形成
されたＮエミツタ３６で補助サイリスタ３７を構
成するようにしたものである。なお、３８はアノ
ード電極、３９はカソード電極、４０は電極、４
１はゲート電極である。そして補助サイリスタ３
７のＮエミツタ３６下部のＰベース３３には第２
図と同様に抵抗RPBが存在している。
いま、上記抵抗RPBの値を大きくするには、補
助サイリスタ３７のＮエミツタ３６がＰベース３
３の高抵抗領域に達するように十分に深く形成す
る必要がある。Ｎエミツタ３６を十分に深く形成
すると、RPBの値は大きくなるが、補助サイリス
タ３７の注入効率と輸送効率との積であるαopoの
値は著しく高くなり、補助サイリスタ３７はもは
やGTOサイリスタとしては動作しなくなる。つ
まり、ゲート電極４１とカソード電極３９との間
に逆バイアスを印加しても補助サイリスタ３７は
ターンオフせず、補助サイリスタ３７は主GTO
サイリスタ３５にゲート電流を供給し続ける。す
なわち、主GTOサイリスタ３５はオフ信号を印
加してもターンオフしない。
助サイリスタ３７のＮエミツタ３６がＰベース３
３の高抵抗領域に達するように十分に深く形成す
る必要がある。Ｎエミツタ３６を十分に深く形成
すると、RPBの値は大きくなるが、補助サイリス
タ３７の注入効率と輸送効率との積であるαopoの
値は著しく高くなり、補助サイリスタ３７はもは
やGTOサイリスタとしては動作しなくなる。つ
まり、ゲート電極４１とカソード電極３９との間
に逆バイアスを印加しても補助サイリスタ３７は
ターンオフせず、補助サイリスタ３７は主GTO
サイリスタ３５にゲート電流を供給し続ける。す
なわち、主GTOサイリスタ３５はオフ信号を印
加してもターンオフしない。
このように従来のサイリスタは、順方向過電圧
破壊とdv／dt破壊に対してともに対策が図られ
たものではなく、GTOサイリスタのように自己
消弧形素子に対しては両破壊に対して何の対策も
図られていないのが実情である。
破壊とdv／dt破壊に対してともに対策が図られ
たものではなく、GTOサイリスタのように自己
消弧形素子に対しては両破壊に対して何の対策も
図られていないのが実情である。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは順方向過
電圧破壊保護機能およびdv／dt破壊保護機能を
ともに備えたサイリスタ型もしくは自己消弧機能
付サイリスタ型の半導体装置を提供することにあ
る。
たものであり、その目的とするところは順方向過
電圧破壊保護機能およびdv／dt破壊保護機能を
ともに備えたサイリスタ型もしくは自己消弧機能
付サイリスタ型の半導体装置を提供することにあ
る。
この発明による半導体装置は、PNPN4層から
なるサイリスタあるいはGTOサイリスタのＮエ
ミツタで囲こまれた中央部にトランジスタを形成
して、このトランジスタのエミツタとサイリスタ
あるいはGTOサイリスタのＰベースとを短絡し、
上記トランジスタのコレクタエミツタ間耐圧を上
記サイリスタあるいはGTOサイリスタの順方向
阻止電圧よりも小さくなるように設定することに
よつて順方向過電圧破壊に対する保護を行ない、
かつ上記トランジスタのエミツタ−ベース接合に
おけるＰベースの不純物密度を上記サイリスタあ
るいはGTOサイリスタのエミツタ−ベース接合
のＰベースの不純物密度よりも小さくなるように
設定することによつてdv／dt破壊に対する保護
を行なうようにした半導体装置が提供されてい
る。
なるサイリスタあるいはGTOサイリスタのＮエ
ミツタで囲こまれた中央部にトランジスタを形成
して、このトランジスタのエミツタとサイリスタ
あるいはGTOサイリスタのＰベースとを短絡し、
上記トランジスタのコレクタエミツタ間耐圧を上
記サイリスタあるいはGTOサイリスタの順方向
阻止電圧よりも小さくなるように設定することに
よつて順方向過電圧破壊に対する保護を行ない、
かつ上記トランジスタのエミツタ−ベース接合に
おけるＰベースの不純物密度を上記サイリスタあ
るいはGTOサイリスタのエミツタ−ベース接合
のＰベースの不純物密度よりも小さくなるように
設定することによつてdv／dt破壊に対する保護
を行なうようにした半導体装置が提供されてい
る。
以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明をサイリスタに実施した
場合のその素子構造を示す断面図である。図にお
いて５１は３×1014cm-3程度の不純物密度を持ち
150Ω・cmと比較的高い抵抗を持つＮ型領域であ
る。このＮ型領域５１の一方露出面には３×1017
cm-3程度の不純物密度を持ち比較的低い抵抗を持
つＰ型領域５２が形成される。さらに上記Ｎ型領
域５１の他方露出面には３×1017cm-3程度の不純
物密度を持ち比較的低い抵抗を持つＰ型領域５３
が形成される。上記Ｐ型領域５２の露出面表面部
には１×1020〜１×1021cm-3程度の不純物密度を
持ち比較的低い抵抗を持つ環状のN+型領域５４
が形成される。また上記N+型領域５４で囲こま
れた上記Ｐ型領域５２の露出面表面部には、表面
付近における不純物密度が１×1020〜１×1021cm
-3程度に設定され比較的低い抵抗を持つ環状の
N+型領域５５が形成される。そしてこのN+型領
域５５の先端は上記N+型領域５４の先端よりも
上記Ｎ型領域５１に近ずくように十分深く形成さ
れる。上記N+型領域５５に対向する位置におい
て上記Ｐ型領域５３の露出面には、その先端が上
記Ｎ型領域５１内部にまで達するように、１×
1020〜１×1021cm-3程度の不純物密度を持ち比較
的低い抵抗を持つN+型領域５６が形成される。
さらに上記Ｐ型領域５３およびN+型領域５６の
表面にわたつて両領域とオーミツク接触するよう
にアノード電極５７が形成され、上記N+型領域
５４の表面および領域５４相互間の上記Ｐ型領域
５２の表面にわたつて各領域とオーミツク接触す
るようにカソード電極５８が形成され、上記N+
型領域５５およびこの領域５５の外周に位置する
Ｐ型領域５２の一部表面にわたつて両領域とオー
ミツク接触するように後述する補助トランジスタ
のエミツタ電極５９が形成される。
する。第４図はこの発明をサイリスタに実施した
場合のその素子構造を示す断面図である。図にお
いて５１は３×1014cm-3程度の不純物密度を持ち
150Ω・cmと比較的高い抵抗を持つＮ型領域であ
る。このＮ型領域５１の一方露出面には３×1017
cm-3程度の不純物密度を持ち比較的低い抵抗を持
つＰ型領域５２が形成される。さらに上記Ｎ型領
域５１の他方露出面には３×1017cm-3程度の不純
物密度を持ち比較的低い抵抗を持つＰ型領域５３
が形成される。上記Ｐ型領域５２の露出面表面部
には１×1020〜１×1021cm-3程度の不純物密度を
持ち比較的低い抵抗を持つ環状のN+型領域５４
が形成される。また上記N+型領域５４で囲こま
れた上記Ｐ型領域５２の露出面表面部には、表面
付近における不純物密度が１×1020〜１×1021cm
-3程度に設定され比較的低い抵抗を持つ環状の
N+型領域５５が形成される。そしてこのN+型領
域５５の先端は上記N+型領域５４の先端よりも
上記Ｎ型領域５１に近ずくように十分深く形成さ
れる。上記N+型領域５５に対向する位置におい
て上記Ｐ型領域５３の露出面には、その先端が上
記Ｎ型領域５１内部にまで達するように、１×
1020〜１×1021cm-3程度の不純物密度を持ち比較
的低い抵抗を持つN+型領域５６が形成される。
さらに上記Ｐ型領域５３およびN+型領域５６の
表面にわたつて両領域とオーミツク接触するよう
にアノード電極５７が形成され、上記N+型領域
５４の表面および領域５４相互間の上記Ｐ型領域
５２の表面にわたつて各領域とオーミツク接触す
るようにカソード電極５８が形成され、上記N+
型領域５５およびこの領域５５の外周に位置する
Ｐ型領域５２の一部表面にわたつて両領域とオー
ミツク接触するように後述する補助トランジスタ
のエミツタ電極５９が形成される。
ここで、第４図において、Ｎ型領域５１をＮベ
ース、Ｐ型領域５２をＰベース、Ｐ型領域５３を
ＰエミツタおよびN+型領域５４をＮエミツタと
する主サイリスタ６１が構成され、さらにＮ型領
域５１およびN+型領域５６をＮコレクタ、Ｐ型
領域５２をＰベース、N+型領域５５をＮエミツ
タとするNPN型の補助トランジスタ６２が主サ
イリスタ６１の中央部に構成される。なお、上記
補助トランジスタ６２のＮエミツタとなるN+型
領域５５およびＮコレクタとなるN+型領域５６
は、たとえば不純物の熱拡散もしくはエピタキシ
ヤル成長により成形される。
ース、Ｐ型領域５２をＰベース、Ｐ型領域５３を
ＰエミツタおよびN+型領域５４をＮエミツタと
する主サイリスタ６１が構成され、さらにＮ型領
域５１およびN+型領域５６をＮコレクタ、Ｐ型
領域５２をＰベース、N+型領域５５をＮエミツ
タとするNPN型の補助トランジスタ６２が主サ
イリスタ６１の中央部に構成される。なお、上記
補助トランジスタ６２のＮエミツタとなるN+型
領域５５およびＮコレクタとなるN+型領域５６
は、たとえば不純物の熱拡散もしくはエピタキシ
ヤル成長により成形される。
次に上記のような構成でなるサイリスタの作用
を第５図および第６図の断面図を用いて説明す
る。いま、補助トランジスタ６２のＮエミツタで
あるN+型領域５５は、主サイリスタ６１のＮエ
ミツタであるN+型領域５４よりも深く形成され
ているため、N+型領域５５とＰ型領域５２との
境界面におけるＰ型領域５２の不純物密度を
CPJITR、N+型領域５４とＰ型領域５２との境界面
におけるＰ型領域５２の不純物密度をCPJITHとす
ると両密度の間には次のような開係が成立する。
を第５図および第６図の断面図を用いて説明す
る。いま、補助トランジスタ６２のＮエミツタで
あるN+型領域５５は、主サイリスタ６１のＮエ
ミツタであるN+型領域５４よりも深く形成され
ているため、N+型領域５５とＰ型領域５２との
境界面におけるＰ型領域５２の不純物密度を
CPJITR、N+型領域５４とＰ型領域５２との境界面
におけるＰ型領域５２の不純物密度をCPJITHとす
ると両密度の間には次のような開係が成立する。
CPJITR＜CPJITH ……(3)
したがつて、第５図中に示すN+型領域５５下
部のＰ型領域５２における抵抗RPBの値は十分大
きなものとされる。
部のＰ型領域５２における抵抗RPBの値は十分大
きなものとされる。
ここでいま、アノード電極５７とカソード電極
５８との間に順方向電圧を印加しているときにこ
の印加電圧が増加してdv／dtが発生すると、第
５図に示すように補助トランジスタ６２にはid1、
主サイリスタ６１にはid2の変位電流が誘起され
る。補助トランジスタ６２のエミツタ下部では、
この微少な変位電流により、V1＝id1×RPBの電位
降下が発生する。そしてこの電位降下V1がN+型
領域５５とＰ型領域５２からなるPN接合の拡散
電位差（通常は0.7V）以上になると、補助トラ
ンジスタ６２のエミツタベース接合が順バイアス
されて、この補助トランジスタ６２はターンオン
する。補助トランジスタ６２がターンオンする
と、そのエミツタ電流IEが図示するように電極５
９を介して主サイリスタ６１のゲート電流として
供給され、これにより主サイリスタ６１がターン
オンする。したがつて、主サイリスタ６１は順方
向阻止状態から解放され、この結果、dv／dt破
壊は生じない。
５８との間に順方向電圧を印加しているときにこ
の印加電圧が増加してdv／dtが発生すると、第
５図に示すように補助トランジスタ６２にはid1、
主サイリスタ６１にはid2の変位電流が誘起され
る。補助トランジスタ６２のエミツタ下部では、
この微少な変位電流により、V1＝id1×RPBの電位
降下が発生する。そしてこの電位降下V1がN+型
領域５５とＰ型領域５２からなるPN接合の拡散
電位差（通常は0.7V）以上になると、補助トラ
ンジスタ６２のエミツタベース接合が順バイアス
されて、この補助トランジスタ６２はターンオン
する。補助トランジスタ６２がターンオンする
と、そのエミツタ電流IEが図示するように電極５
９を介して主サイリスタ６１のゲート電流として
供給され、これにより主サイリスタ６１がターン
オンする。したがつて、主サイリスタ６１は順方
向阻止状態から解放され、この結果、dv／dt破
壊は生じない。
一方、第４図に示すように、補助トランジスタ
６２のN+コレクタであるN+型領域５６をＮ型領
域５１内部にまで達するように形成することによ
り、アノード電極５７とカソード電極５８との間
に順方向電圧を印加したときにＮ型領域５１とＰ
型領域５３との間のPN接合に生じる空乏層は第
６図中破線で示すような広がり方をする。すなわ
ち、この空乏層は補助トランジスタ６２位置にお
いて、N+型領域５６の存在により主サイリスタ
６１位置よりも狭くなつており、N+型領域５６
にまで達している。これにより補助トランジスタ
６２はリーチスルー形トランジスタとなり、この
補助トランジスタ６２のコレクタエミツタ間降伏
電圧をVCER、主サイリスタ６１の順方向阻止電圧
をVDRMとすると両電圧の間には次のような関係
が成立する。
６２のN+コレクタであるN+型領域５６をＮ型領
域５１内部にまで達するように形成することによ
り、アノード電極５７とカソード電極５８との間
に順方向電圧を印加したときにＮ型領域５１とＰ
型領域５３との間のPN接合に生じる空乏層は第
６図中破線で示すような広がり方をする。すなわ
ち、この空乏層は補助トランジスタ６２位置にお
いて、N+型領域５６の存在により主サイリスタ
６１位置よりも狭くなつており、N+型領域５６
にまで達している。これにより補助トランジスタ
６２はリーチスルー形トランジスタとなり、この
補助トランジスタ６２のコレクタエミツタ間降伏
電圧をVCER、主サイリスタ６１の順方向阻止電圧
をVDRMとすると両電圧の間には次のような関係
が成立する。
VCER＜VDRM ……(4)
そしていまアノード、カソード間電圧が上記
VCERに達したときに、補助トランジスタ６２のコ
レクタベース接合がブレークダウンして第６図中
に示すようなブレークダウン電流IBDが流れる。
この電流IBDによつて補助トランジスタ６２には
図示のようなコレクタ電流IEが流れ、この電流IE
がゲート電流として主サイリスタ６１に供給され
るので、この後、主サイリスタ６１はターンオン
し、順方向阻止状態から解放され、この結果、過
電圧破壊は生じない。
VCERに達したときに、補助トランジスタ６２のコ
レクタベース接合がブレークダウンして第６図中
に示すようなブレークダウン電流IBDが流れる。
この電流IBDによつて補助トランジスタ６２には
図示のようなコレクタ電流IEが流れ、この電流IE
がゲート電流として主サイリスタ６１に供給され
るので、この後、主サイリスタ６１はターンオン
し、順方向阻止状態から解放され、この結果、過
電圧破壊は生じない。
このようにこの実施例によるサイリスタは
dv／dt破壊および順方向過電圧破壊に対する保
護機能をともに備えている。
dv／dt破壊および順方向過電圧破壊に対する保
護機能をともに備えている。
第７図は上記第４図に示すような断面構造を持
つサイリスタの平面図である。図において斜線を
施こした領域は補助トランジスタ６２のＮエミツ
タとなるN+型領域５５であり、５８，５９は第
４図と同様に主サイリスタ６１のカソード電極
と、補助トランジスタ６２のエミツタ電極であ
り、このエミツタ電極５９で囲こまれた領域内に
はゲート電極６３が形成される。
つサイリスタの平面図である。図において斜線を
施こした領域は補助トランジスタ６２のＮエミツ
タとなるN+型領域５５であり、５８，５９は第
４図と同様に主サイリスタ６１のカソード電極
と、補助トランジスタ６２のエミツタ電極であ
り、このエミツタ電極５９で囲こまれた領域内に
はゲート電極６３が形成される。
この第７図に示すように、補助トランジスタの
エミツタ領域となるN+型領域５５を中央部のみ
に環状に形成することにより、ブレークダウン電
圧のウエハ位置依存性を最少限におさえ、Ｎエミ
ツタ下部全面が同一電圧でブレークダウンするよ
うに考慮している。このようにすれば、ブレーク
ダウン時の電流集中が比較的少なくなり、ブレー
クダウンによる前記補助トランジスタ６２の熱破
壊を防ぐことができる。またエミツタ電極５９の
形状を図示の如く枝を持つた放射状とすることに
より、補助トランジスタ６２のブレークダウンに
よつて発生した前記エミツタ電流を急速に主サイ
リスタ６１全面に広げることができ、これによつ
て主サイリスタ６１のターンオン時における遅れ
時間tdが短縮でき、補助トランジスタ６２を熱的
破壊から保護することができる。
エミツタ領域となるN+型領域５５を中央部のみ
に環状に形成することにより、ブレークダウン電
圧のウエハ位置依存性を最少限におさえ、Ｎエミ
ツタ下部全面が同一電圧でブレークダウンするよ
うに考慮している。このようにすれば、ブレーク
ダウン時の電流集中が比較的少なくなり、ブレー
クダウンによる前記補助トランジスタ６２の熱破
壊を防ぐことができる。またエミツタ電極５９の
形状を図示の如く枝を持つた放射状とすることに
より、補助トランジスタ６２のブレークダウンに
よつて発生した前記エミツタ電流を急速に主サイ
リスタ６１全面に広げることができ、これによつ
て主サイリスタ６１のターンオン時における遅れ
時間tdが短縮でき、補助トランジスタ６２を熱的
破壊から保護することができる。
第８図はこの発明の他の実施例による断面図で
あり、第４図と同様にこの発明をサイリスタに実
施したものである。この実施例によるサイリスタ
では、補助トランジスタ６２の領域において前記
Ｐ型領域５２を部分的にエツチング除去してカソ
ード側に凹部を形成し、この凹部の底部に位置す
るＰ型領域５２の露出面表面部にＮエミツタとし
てのN+型領域６４を形成することにより、第４
図の場合のように深いN+型領域５５とすること
なしにRPBの値を高くするとともに、さらにＰ型
領域５３を部分的にエツチング除去してアノード
側にも凹部を形成し、この凹部からＮ拡散を行な
つてN+型領域６５を形成するようにしたもので
ある。
あり、第４図と同様にこの発明をサイリスタに実
施したものである。この実施例によるサイリスタ
では、補助トランジスタ６２の領域において前記
Ｐ型領域５２を部分的にエツチング除去してカソ
ード側に凹部を形成し、この凹部の底部に位置す
るＰ型領域５２の露出面表面部にＮエミツタとし
てのN+型領域６４を形成することにより、第４
図の場合のように深いN+型領域５５とすること
なしにRPBの値を高くするとともに、さらにＰ型
領域５３を部分的にエツチング除去してアノード
側にも凹部を形成し、この凹部からＮ拡散を行な
つてN+型領域６５を形成するようにしたもので
ある。
このような構成でも前記(3)式および(4)式を満た
しているので、第４図の場合と同様にdv／dt破
壊および順方向過電圧破壊に対してともに保護さ
れる。なお、図中の破線は空乏層の広がりを示し
ている。
しているので、第４図の場合と同様にdv／dt破
壊および順方向過電圧破壊に対してともに保護さ
れる。なお、図中の破線は空乏層の広がりを示し
ている。
第９図はこの発明をGTOサイリスタに実施し
た場合のその素子構造を示す断面図である。この
GTOサイリスタが前記第４図に示すサイリスタ
と異なる個所は、前記補助トランジスタ６２の部
分において環状のN+型領域５５が２重に設けら
れ、しかもこの領域５５に対向して設けられる
N+型領域５６が中央部のみがよりＮ型領域５１
内部に深く達するように形成されているところで
ある。
た場合のその素子構造を示す断面図である。この
GTOサイリスタが前記第４図に示すサイリスタ
と異なる個所は、前記補助トランジスタ６２の部
分において環状のN+型領域５５が２重に設けら
れ、しかもこの領域５５に対向して設けられる
N+型領域５６が中央部のみがよりＮ型領域５１
内部に深く達するように形成されているところで
ある。
すなわち、このGTOサイリスタは、Ｎ型領域
５１をＮベース、Ｐ型領域５２をＰベース、Ｐ型
領域５３をＰエミツタおよびN+型領域５４をＮ
エミツタとして主GTOサイリスタ７１が構成さ
れ、Ｎ型領域５１およびN+型領域５６をＮコレ
クタ、Ｐ型領域５２をＰベース、１つのN+型領
域５５をＮエミツタとして第１補助トランジスタ
７２が構成され、さらにＮ型領域５１およびN+
型領域５６をＮコレクタ、Ｐ型領域５２をＰベー
ス、他のN+型領域５５をＮエミツタとして第２
補助トランジスタ７３が構成され、第１、第２補
助トランジスタ７２，７３はダーリントン接続さ
れている。なお、第９図において７４はゲート電
極、７５は第１補助トランジスタ７２のエミツタ
電極、７６は同じく第２補助トランジスタ７３の
エミツタ電極である。
５１をＮベース、Ｐ型領域５２をＰベース、Ｐ型
領域５３をＰエミツタおよびN+型領域５４をＮ
エミツタとして主GTOサイリスタ７１が構成さ
れ、Ｎ型領域５１およびN+型領域５６をＮコレ
クタ、Ｐ型領域５２をＰベース、１つのN+型領
域５５をＮエミツタとして第１補助トランジスタ
７２が構成され、さらにＮ型領域５１およびN+
型領域５６をＮコレクタ、Ｐ型領域５２をＰベー
ス、他のN+型領域５５をＮエミツタとして第２
補助トランジスタ７３が構成され、第１、第２補
助トランジスタ７２，７３はダーリントン接続さ
れている。なお、第９図において７４はゲート電
極、７５は第１補助トランジスタ７２のエミツタ
電極、７６は同じく第２補助トランジスタ７３の
エミツタ電極である。
このような構成でなるGTOサイリスタでは各
N+型領域５５をN+型領域５４よりも深く形成す
ることによつてこの領域５５下部におけるＰ型領
域５２の抵抗の値を十分に大きくして前記したよ
うにdv／dt破壊に対する保護機能を持たせ、さ
らにN+型領域５６をＮ型領域５１内部にまで達
するように形成することによつて前記したように
過電圧破壊に対する保護機能を持たせている。
N+型領域５５をN+型領域５４よりも深く形成す
ることによつてこの領域５５下部におけるＰ型領
域５２の抵抗の値を十分に大きくして前記したよ
うにdv／dt破壊に対する保護機能を持たせ、さ
らにN+型領域５６をＮ型領域５１内部にまで達
するように形成することによつて前記したように
過電圧破壊に対する保護機能を持たせている。
しかもこの実施例では補助トランジスタとして
ダーリントン接続トランジスタを用いることによ
りGTOサイリスタとしての、みかけ上のゲート
感度を向上させて、第１、第２補助トランジスタ
７２，７３の熱的破壊を防止している。すなわ
ち、第１補助トランジスタ７２のコレクタエミツ
タ間降伏電圧をVCER1、主GTOサイリスタ７１の
順方向阻止電圧をVDRMとすると両電圧の間には
次のような関係が成立する。
ダーリントン接続トランジスタを用いることによ
りGTOサイリスタとしての、みかけ上のゲート
感度を向上させて、第１、第２補助トランジスタ
７２，７３の熱的破壊を防止している。すなわ
ち、第１補助トランジスタ７２のコレクタエミツ
タ間降伏電圧をVCER1、主GTOサイリスタ７１の
順方向阻止電圧をVDRMとすると両電圧の間には
次のような関係が成立する。
VCER1＜VDRM ……(5)
またN+型領域５６は図示のような形状となつ
ているので１段目の第１補助トランジスタ７２の
VCER1と２段目の第２補助トランジスタ７３の
VCER2との間には次のような関係が成立する。
ているので１段目の第１補助トランジスタ７２の
VCER1と２段目の第２補助トランジスタ７３の
VCER2との間には次のような関係が成立する。
VCER1＜VCER2 ……(6)
したがつて順方向阻止状態から解放される場合
には、まず第１補助トランジスタ７２でブレーク
ダウンが生じ、このブレークダウン電流は第２補
助トランジスタ７３のベース電流となりこれによ
つて第２補助トランジスタ７３はターンオンす
る。いま第１補助トランジスタ７２のエミツタ電
流をIE1、第２補助トランジスタ７３の電流増幅
率をhfe2とすると、主GTOサイリスタ７１にゲ
ート電流として供給される第１、第２補助トラン
ジスタ７２，７３からなるダーリントン接続トラ
ンジスタのエミツタ電流IE2は次式で表わされる。
には、まず第１補助トランジスタ７２でブレーク
ダウンが生じ、このブレークダウン電流は第２補
助トランジスタ７３のベース電流となりこれによ
つて第２補助トランジスタ７３はターンオンす
る。いま第１補助トランジスタ７２のエミツタ電
流をIE1、第２補助トランジスタ７３の電流増幅
率をhfe2とすると、主GTOサイリスタ７１にゲ
ート電流として供給される第１、第２補助トラン
ジスタ７２，７３からなるダーリントン接続トラ
ンジスタのエミツタ電流IE2は次式で表わされる。
IE2＝IE1×hfe2 ……(7)
すなわち、第２補助トランジスタ７３で十分に
増幅された電流IE2をゲート電流Igtとして主GTO
サイリスタ７１がターンオンすることになる。こ
こでターンオン時における遅れ時間tdとゲート電
流Igtとの間には第１０図の特性図に示すような
関係があるので、Igtが大きい程tdが短縮される。
また、tdが短かい程第１補助トランジスタ７２の
電力損失が減少するので、このトランジスタ７２
の熱的破壊を起こしずらくすることができる。
増幅された電流IE2をゲート電流Igtとして主GTO
サイリスタ７１がターンオンすることになる。こ
こでターンオン時における遅れ時間tdとゲート電
流Igtとの間には第１０図の特性図に示すような
関係があるので、Igtが大きい程tdが短縮される。
また、tdが短かい程第１補助トランジスタ７２の
電力損失が減少するので、このトランジスタ７２
の熱的破壊を起こしずらくすることができる。
なお、この発明は上記した実施例に限定される
ものではなく種々の変形が可能である。たとえば
第９図に示すGTOサイリスタは第８図と同様に
構成するようにしてもよく、またダーリントン接
続トランジスタは２段以上にしてもよい。そして
２段以上にした場合には、１段目が最初にブレー
クダウンを起こすようにそのコレクタエミツタ間
降伏電圧が１段目以外のものよりも小さくなるよ
うに、たとえば前記第９図中のN+型領域５６の
ような形状とする必要がある。
ものではなく種々の変形が可能である。たとえば
第９図に示すGTOサイリスタは第８図と同様に
構成するようにしてもよく、またダーリントン接
続トランジスタは２段以上にしてもよい。そして
２段以上にした場合には、１段目が最初にブレー
クダウンを起こすようにそのコレクタエミツタ間
降伏電圧が１段目以外のものよりも小さくなるよ
うに、たとえば前記第９図中のN+型領域５６の
ような形状とする必要がある。
以上説明したようにこの発明によれば、順方向
過電圧破壊保護機能およびdv／dt破壊保護機能
をともに備えたサイリスタ型もしくは自己消弧機
能付サイリスタ型の半導体装置を提供することが
できる。
過電圧破壊保護機能およびdv／dt破壊保護機能
をともに備えたサイリスタ型もしくは自己消弧機
能付サイリスタ型の半導体装置を提供することが
できる。
第１図および第２図はそれぞれ従来のサイリス
タを示す断面図、第３図は第２図と同様の対策を
GTOサイリスタに施こした場合の断面図、第４
図はこの発明の一実施例による素子構造を示す断
面図、第５図および第６図はそれぞれ上記実施例
を説明するための断面図、第７図は第４図素子の
平面図、第８図はこの発明の他の実施例による素
子構造を示す断面図、第９図はこの発明のさらに
他の実施例による素子構造を示す断面図、第１０
図は第９図の実施例を説明するための特性図であ
る。 ５１……Ｎ型領域、５２，５３……Ｐ型領域、
５４，５５，５６……N+型領域、５７……アノ
ード電極、５８……カソード電極、５９……エミ
ツタ電極、６１……主サイリスタ、６２……補助
トランジスタ、７１……主GTOサイリスタ、７
２……第１補助トランジスタ、７３……第２補助
トランジスタ、７４……ゲート電極。
タを示す断面図、第３図は第２図と同様の対策を
GTOサイリスタに施こした場合の断面図、第４
図はこの発明の一実施例による素子構造を示す断
面図、第５図および第６図はそれぞれ上記実施例
を説明するための断面図、第７図は第４図素子の
平面図、第８図はこの発明の他の実施例による素
子構造を示す断面図、第９図はこの発明のさらに
他の実施例による素子構造を示す断面図、第１０
図は第９図の実施例を説明するための特性図であ
る。 ５１……Ｎ型領域、５２，５３……Ｐ型領域、
５４，５５，５６……N+型領域、５７……アノ
ード電極、５８……カソード電極、５９……エミ
ツタ電極、６１……主サイリスタ、６２……補助
トランジスタ、７１……主GTOサイリスタ、７
２……第１補助トランジスタ、７３……第２補助
トランジスタ、７４……ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１半導体領域と、この第１半
導体領域の一方露出面に接して形成される第２導
電型の第２半導体領域と、上記第１半導体領域の
他方露出面に接して形成される第２導電型の第３
半導体領域と、上記第２半導体領域の露出面表面
部に形成される第１導電型の第４半導体領域と、
この第４半導体領域で囲こまれた上記第２半導体
領域の露出面表面部に形成される第１導電型の第
５半導体領域と、この第５半導体領域に対向する
位置において上記第３半導体領域の露出面から上
記第１半導体領域に達するように形成される第１
導電型の第６半導体領域と、上記第４半導体領域
とオーミツク接触するように形成される第１電極
と、上記第３半導体領域および第６半導体領域に
わたつてオーミツク接触するように形成される第
２電極と、上記第２半導体領域および第５半導体
領域にわたつてオーミツク接触するように形成さ
れる第３電極とを備え、上記第１、第２、第３、
第４半導体領域は主サイリスタを形成し、上記第
１、第２、第５、第６半導体領域はトランジスタ
を形成し、上記第４半導体領域よりも第５半導体
領域を深く形成することにより、第１半導体領域
と第２半導体領域との間のフラツトなPN接合に
対して第５半導体領域が第４半導体領域よりも近
づいており、第２電極で第３半導体領域と短絡さ
れる第６半導体領域が、第３半導体領域よりも上
記フラツトなPN接合に向つて深く形成されるこ
とにより第１半導体領域に達しており、第５半導
体領域直下の不純物密度が第４半導体領域直下の
不純物密度より低くなつており、上記主サイリス
タの順方向阻止電圧が上記トランジスタのコレク
タ・エミツタ降伏電圧よりも大きく設定されたこ
とを特徴とする半導体装置。 ２ 前記トランジスタが少なくとも２段のダーリ
ントン接続トランジスタである特許請求の範囲第
１項に記載の半導体装置。 ３ 前記ダーリントン接続トランジスタの１段目
のトランジスタのコレクタエミツタ間降伏電圧
が、１段目以外のトランジスタのコレクタエミツ
タ間降伏電圧よりも小さく設定されている特許請
求の範囲第２項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266283A JPS59217366A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266283A JPS59217366A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217366A JPS59217366A (ja) | 1984-12-07 |
| JPH027191B2 true JPH027191B2 (ja) | 1990-02-15 |
Family
ID=14060681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9266283A Granted JPS59217366A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217366A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510274A (en) * | 1987-08-19 | 1996-04-23 | Mitsubishi Denki Kabushiki Kaisha | Method of controlling a carrier lifetime in a semiconductor switching device |
| JP3210013B2 (ja) * | 1991-03-27 | 2001-09-17 | シーメンス アクチエンゲゼルシヤフト | 調整可能なブレークオーバ電圧を有するサイリスタおよびその製造方法 |
| FR2727571A1 (fr) * | 1994-11-25 | 1996-05-31 | Sgs Thomson Microelectronics | Thyristor a sensibilite en retournement controlee |
| US6610454B2 (en) | 1997-09-05 | 2003-08-26 | Canon Kabushiki Kaisha | Toner and image forming method |
| CN111933686B (zh) * | 2020-06-29 | 2022-06-24 | 株洲中车时代半导体有限公司 | 一种功率半导体器件及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252377A (en) * | 1975-10-24 | 1977-04-27 | Hitachi Ltd | Gate turn-off thyristor |
| JPS5473585A (en) * | 1977-11-25 | 1979-06-12 | Nec Corp | Gate turn-off thyristor |
| JPS5515202A (en) * | 1978-07-19 | 1980-02-02 | Toshiba Corp | Semiconductor controlling rectifier |
| JPS5681970A (en) * | 1979-12-07 | 1981-07-04 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5797670A (en) * | 1980-12-10 | 1982-06-17 | Mitsubishi Electric Corp | Gate turn-off thyristor |
-
1983
- 1983-05-26 JP JP9266283A patent/JPS59217366A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252377A (en) * | 1975-10-24 | 1977-04-27 | Hitachi Ltd | Gate turn-off thyristor |
| JPS5473585A (en) * | 1977-11-25 | 1979-06-12 | Nec Corp | Gate turn-off thyristor |
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| JPS5797670A (en) * | 1980-12-10 | 1982-06-17 | Mitsubishi Electric Corp | Gate turn-off thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59217366A (ja) | 1984-12-07 |
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