KR0169360B1 - 반도체 장치의 보호 소자 - Google Patents

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Abstract

본 발명은 반도체 장치의 보호 소자에 관한 것으로서, 더욱 상세하게는, 정전기 따위의 과전압으로부터 반도체 장치를 보호하는 보호 소자에 관한 것이다. 본 발명에서는 종래의 SCR(silicon controlled rectifier) 구조에서 기판과 n 영역의 접합면에 n+드레인 탭(drain-tap)을 두어 트리거 전압을 낮춘 LVTSCR(low voltage trigger SCR)에서 캐소드(cathode)를 깊게 형성한다. 이렇게 함으로써 (-) 전압에 대해서도 효율적으로 방전할 수 있다.

Description

반도체 장치의 보호 소자
제1도는 종래의 정전기 보호용 규소 제어 정류기(SCR)를 도시한 단면도이고,
제2도는 종래의 저압 트리거 규소 제어 정류기(LVTSCR)를 도시한 단면도이고,
제3도 (a) 및 (b)는 종래의 저압 트리거 규소 제어 정류기에 (+)의 전압이 인가될 때 전류의 흐름을 나타내는 도면이고,
제4도는 종래의 저압 트리거 규소 제어 정류기에 (+)의 전압이 인가될 때 온도의 분포를 나타내는 도면이고,
제5도 (a) 및 (b)는 종래의 저압 트리거 규소 제어 정류기에 (-)의 전압이 인가될 때 전류의 흐름을 나타내는 도면이고,
제6도는 종래의 저압 트리거 규소 제어 정류기에 (-)의 전압이 인가될 때 온도의 분포를 나타내는 도면이며,
제7도는 본 발명의 실시예에 따른 보호 소자의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : n 영역
3 : p+영역 4 : 제1n+영역
5 : 제2n+영역 6 : 드레인 탭
7 : n 웰 20 : 게이트
본 발명은 반도체 장치의 보호 소자에 관한 것으로서, 더욱 상세하게는, 정전기 따위의 과전압으로부터 반도체 장치를 보호하는 보호 소자에 관한 것이다.
일반적인 입출력 보호 회로는 내부 회로의 입력단 또는 출력단에 큰 전압이 갑자기 인가될 경우 내부 회로를 보호하기 위하여 부가하는 것으로서, 이 때 갑작스런 큰 전압은 주로 정전기 방전(ESD : electrostatic discharge)으로 인한 것이다. 보호 회로에 사용되는 보호 소자로는 주로 다이오드, 저항, 트랜지스터 따위가 있으며 최근에는 사이리스터(thyristor) 또는 규소 제어 정류기(SCR : silicon controlled rectifier) 따위를 사용하기도 한다.
그러면, 첨부한 도면을 참고로 하여 종래의 정전기 방전 보호 소자에 대하여 상세히 설명한다.
제1도는 종래의 정전기 보호용 SCR의 단면도로서 아래에서 이를 설명한다.
p형 기판(1)에 형성되어 있는 n 영역(2) 안에는 서로 인접하고 있는 p+영역(3)과 제1n+영역(4)이 형성되어 있다. 또, 기판(1)에는 n형 영역(2)과 떨어져 있는 제2n+영역(5)이 n 영역(2)보다 얕으며 p+영역(3) 및 제1n+영역과 거의 비슷한 접합 깊이로 형성되어 있다. p+영역(3) 및 제1n+영역(4)은 산화막(10)을 경계로 제2n+영역(5)과 격리되어 있다. p+영역(3)과 제1n+영역(4)은 입출력 단자(PAD)에 연결되어 있어 이를 애노드(anode)라 하며, 제2n+영역(5)은 접지 전압(Vss)이 인가되고 있어 이를 캐소드(cathode)라 한다.
이러한 SCR이 보호 소자로서 삽입되어 있을 때, 단자에 (+)의 전압이 가해지면, p+영역(3), n 영역(2) 및 p형 기판(1)을 각각 이미터, 베이스, 컬렉터로 하는 기생 pnp 트랜지스터가 펀치스루(punchthrough) 현상을 일으켜, 캐소드를 통하여 전류가 방출된다.
그러나, 이 SCR은 작은 면적으로 큰 전류를 방출시킬 수 있다는 장점이 있지만, 기생 pnp 트랜지스터가 펀치스루를 일으키는 전압이 높고 이에 따라 SCR의 트리거(trigger) 전압이 40~70 V 정도로 매우 높다. 따라서, SCR의 트리거 전압보다 낮은 정전기가 인가되는 경우 내부 회로가 손상을 입을 가능성이 높다는 문제점이 있다.
그런데, 이 SCR의 기생 pnp 트랜지스터의 펀치스루 전압은 기판(1)과 n 영역(2)의 농도와 관계가 있으며, 이 전압을 낮추기 위해서는 어느 한쪽의 농도를 높여 주어야 한다. 이를 위하여 이른바 저압 트리거 SCR(LVTSCR : low voltage trigger SCR)이 제안되었다.
제2도는 종래의 저압 트리거 SCR의 구조를 도시한 단면도로서, 제1도의 구조에서 기판(1)과 n 영역(2)의 경계면에 n+드레인 탭(drain-tap)(6)이 제2n+영역(5)과 거의 비슷한 접합 깊이로 형성되어 있는 구조이다. 그리고, 이 드레인 탭(6)과 p+영역(3) 및 제1n+영역(4) 사이에는 두꺼운 산화막(10)이 있으며, 이 드레인 탭(6)과 제2n+영역(5) 사이에는 얇은 게이트 절연막과 게이트 전극으로 이루어진 게이트(20)가 형성되어 있으며, 게이트(20)는 제2n+영역(5)과 함께 접지 전압(Vss)에 연결되어 있다.
이 드레인 탭(6)은 고농도이기 때문에 기판(1)과 n 영역(2) 사이에서 항복이 일어나기 전에 기판(1)과 드레인 탭(6)의 사이에서 항복이 먼저 일어난다. 더욱이 드레인 탭(6)과 제2n+영역(5)을 소스 및 드레인으로 하는 MOS 트랜지스터 구조를 갖추고 있기 때문에 트리거 전압은 더욱 낮아진다. 결국, 저압 트리거 SCR의 트리거 전압을 약 10~15 V 정도로 종래의 보호 SCR에 비하여 매우 낮은 수준을 나타낸다.
그러면, 제3도 (a), (b) 및 제4도와 제5도 (a), (b) 및 제6도를 참고로 하여 종래의 LVTSCR의 작용에 대하여 상세히 설명한다.
먼저, 단자(PAD)에 (+)의 정전기가 인가되는 경우를 제3도 (a) 및 (b)와 제4도를 참고로 하여 설명한다. 여기에서 제3도 (a)는 LVTSCR의 트리거 전압보다 낮은 (+)의 전압이 인가될 때의 전류의 흐름을 나타낸 도면이고, 제3도 (b)는 LVTSCR의 트리거 전압보다 높은 (+)의 전압이 인가될 때의 전류의 흐름을 나타낸 도면이고, 제4도는 LVTSCR의 트리거 전압보다 높은 (+)의 전압이 인가될 때의 온도 분포를 나타낸 도면이다.
약한 (+) 전압이 인가되는 경우에는 제3도 (a)에서와 같이 애노드와 캐소드 사이에 약한 전류의 흐름이 존재한다.
한편, LVTSCR의 트리거 전압보다 높은 (+)의 전압이 인가되면, 제3도 (b)에서와 같이 p+영역(3), n 영역(2) 및 p형 기판(1)을 각각 이미터, 베이스, 컬렉터로 하는 기생 수직형 pnp 트랜지스터가 동작하여 과전류를 접지로 방출함으로써 내부 회로를 보호한다. 여기에서, 제4도에서 알 수 있는 것처럼, 드레인 탭(6)과 캐소드 사이에서 항복이 발생할 때에는 드레인 탭(6) 부분이 가장 높은 온도를 나타내나, MOS 트랜지스터의 기생 트랜지스터인 수평형 npn 트랜지스터와 기생 수직형 pnp 트랜지스터가 본격적으로 동작하면, 넓은 접합면을 통하여 전류가 방전되므로 국소적으로 높은 온도 분포를 나타내는 부분이 없어진다. 따라서 LVTSCR은 (+)의 정전기에 대하여 우수한 보호 특성을 나타낸다.
다음 단자(PAD)에 (-)의 정전기가 인가되는 경우를 제5도 (a) 및 (b)와 제6도를 참고로 하여 설명한다. 여기에서 제5도 (a)는 크기가 작은 (-)의 전압이 인가될 때의 전류의 흐름을 나타낸 도면이고, 제5도 (b)는 크기가 큰 (-)의 전압이 인가될 때의 전류의 흐름을 나타낸 도면이고, 제6도는 크기가 큰 (-)의 전압이 인가될 때의 온도 분포를 나타낸 도면이다.
크기가 작은 (-)의 전압이 인가되면, 제5도 (a)에 도시한 바와 같이 n 영역(2)과 기판(1)이 순방향이 되므로 n 영역(2)에서 기판(1)으로 전자가 주입되어 원만한 전류의 흐름이 나타난다.
그러나 (-)의 전압의 크기가 커지면, n 영역(2), 기판(1), 제2n+영역(5)을 각각 이미터, 베이스, 컬렉터로 하는 수평형 기생 트랜지스터가 동작하여 제5도 (b)에 도시한 것처럼 전하를 방전시킨다. 그러나, 전자가 방출되는 제2n+영역(5)의 접합 깊이가 얕아 수직 면적이 작기 때문에 제6도와 같이 캐소드, 즉 제2n+영역(5) 주위의 온도가 높아진다.
따라서, 종래의 LVTSCR은 (-)의 전압에 대한 방전 특성이 좋지 못하고, 나아가 온도가 과도하게 높아지면 제2n+영역(5)과 접속되는 금속 전극이 녹거나 단락되는 문제점이 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, (-)의 전압에 대해서도 전류를 효율적으로 방출할 수 있는 SCR을 제공하는 데에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 보호 소자는, 제1도전형의 반도체 기판, 상기 기판에 형성되어 있는 제2도전형의 제1영역, 상기 제1영역 안에 형성되어 있는 제1도전형의 제2영역, 상기 제1영역 안에 상기 제1영역보다 고농도로 형성되어 있으며 상기 제2영역과 접하고 있는 제2도전형의 제3영역, 그리고 상기 제1영역과 떨어져 상기 제2 및 제3영역보다 깊은 접합 깊이를 가지며 상기 기판에 형성되어 있는 제2도전형의 제4영역을 포함한다.
이러한 목적은 달성하기 위한 본 발명에 따른 또다른 보호 소자는 반도체 장치의 보호 소자로서, 제1도전형의 반도체 기판, 상기 반도체 기판에 형성되어 있는 제2도전형의 제1영역, 상기 제1영역 안에 형성되어 있으며 상기 반도체 장치의 단자와 연결되어 있는 제1도전형의 제2영역, 상기 제1영역 안에 상기 제1영역보다 고농도로 상기 제2영역과 접하도록 형성되어 있으며 상기 반도체 장치의 상기 단자와 연결되어 있는 제2도전형의 제3영역, 상기 제1영역과 떨어져 상기 제2 및 제3영역보다 깊은 접합 깊이를 가지며 상기 기판에 형성되어 있는 제2도전형의 제4영역, 상기 제4영역에 형성되어 있고 접지되어 있으며 상기 제4영역보다 고농도인 제5영역, 상기 기판과 상기 제1영역의 경계면에 형성되어 있으며 상기 제1영역보다 고농도인 제2도전형의 제6영역, 그리고 상기 기판의 표면에 상기 제5영역과 상기 제6영역 사이에 형성되어 있으며 접지되어 있는 게이트 구조를 포함한다.
이렇게 하면 (-)의 전압이 인가될 때, 전자가 방출되는 캐소드의 수직 방향의 면적이 증가하고 접합 면적도 증가하여 접합면에 분포하는 전기장이 표면에 집중하는 현상을 방지할 수 있다.
그러면 본 발명의 실시예에 따른 보호 소자의 실시예를 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
제7도는 본 발명의 실시예에 따른 보호 소자를 도시한 단면도로서, 제2n+영역(5)을 둘러싸는 n 웰(7)이 제2n+영역(5)보다 깊은 접합 깊이로 나아가 n 영역(2)과 거의 동일한 깊이로 형성되어 있다는 점이 종래의 LVTSCR과는 다르다.
제2도에 도시한 종래의 LVTSCR은 수직 방향의 면적이 작은 제2n+영역(5)만을 통하여 전류를 방출하므로, 기판 전체의 표면 부근에 전기장 집중적으로 분포됨에 따라 발생하는 것이다. 따라서 본 실시예에서는 제2n+영역(5)을 둘러싸는 깊은 n 웰(7)을 형성함으로써 전기장이 집중되는 것을 방지한다.
이렇게 하면 (-)의 전압이 인가될 때, 전자가 방출되는 제2n+영역(5) 및 이와 동일한 도전형의 n 웰(7)이 기생 수평형 npn 트랜지스터의 컬렉터로서의 역할을 수행하므로 컬렉터의 수직 방향의 면적이 증가하고, 이 기생 수평형 npn 트랜지스터의 베이스, 즉 기판(1)과 컬렉터 사이의 접합 면적도 증가하여 접합면에 분포하는 전기장이 표면에 집중하는 현상을 방지할 수 있다.
이와 같이 본 발명에 따른 보호 소자는 종래의 LVTSCR의 캐소드의 깊이 및 접합 면적을 증가시킴으로써, 전기장의 집중 현상을 방지하여 (-)의 전압에 대해서도 효율적으로 전류를 방출할 수 있다.

Claims (9)

  1. 제1도전형의 반도체 기판, 상기 기판에 형성되어 있는 제2도전형의 제1영역, 상기 제1영역 안에 형성되어 있는 제1도전형의 제2영역, 상기 제1영역 안에 상기 제1영역보다 고농도로 형성되어 있으며 상기 제2영역과 접하고 있는 제2도전형의 제3영역, 그리고 상기 제1영역과 떨어져 상기 제2 및 제3영역보다 깊은 접합 깊이를 가지며 상기 기판에 형성되어 있는 제2도전형의 제4영역을 포함하는 반도체 장치의 보호 소자.
  2. 제1항에서, 상기 제4영역에 형성되어 있으며 상기 제4영역보다 고농도인 제5영역을 더 포함하는 반도체 장치의 보호 소자.
  3. 제1항에서, 상기 기판과 상기 제1영역의 경계면에 형성되어 있으며 상기 제1영역보다 고농도인 제2도전형의 제6영역을 더 포함하는 반도체 장치의 보호 소자.
  4. 제3항에서, 상기 기판의 표면에 상기 제5영역과 상기 제6영역 사이에 형성되어 있는 게이트 구조를 더 포함하는 반도체 장치의 보호 소자.
  5. 제4항에서, 상기 제4영역의 접합 깊이는 상기 제1영역의 접합 깊이와 동일한 반도체 장치의 보호 소자.
  6. 제5항에서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형인 반도체 장치의 보호 소자.
  7. 반도체 장치의 보호 소자로서, 제1도전형의 반도체 기판, 상기 기판에 형성되어 있는 제2도전형의 제1영역, 상기 제1영역 안에 형성되어 있으며 상기 반도체 장치의 단자와 연결되어 있는 제1도전형의 제2영역, 상기 제1영역 안에 상기 제1영역보다 고농도로 상기 제2영역과 접하도록 형성되어 있으며 상기 반도체 장치의 상기 단자와 연결되어 있는 제2도전형의 제3영역, 상기 제1영역과 떨어져 상기 제2 및 제3영역보다 깊은 접합 깊이를 가지며 상기 기판에 형성되어 있는 제2도전형의 제4영역, 상기 제4영역에 형성되어 있고 접지되어 있으며 상기 제4영역보다 고농도인 제5영역, 상기 기판과 상기 제1영역의 경계면에 형성되어 있으며 상기 제1영역보다 고농도인 제2도전형의 제6영역, 그리고 상기 기판의 표면에 상기 제5영역과 상기 제6영역 사이에 형성되어 있으며 접지되어 있는 게이트 구조를 포함하는 반도체 장치의 보호 소자.
  8. 제7항에서, 상기 제4영역의 접합 깊이는 상기 제1영역의 접합 깊이와 동일한 반도체 장치의 보호 소자.
  9. 제7항에서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형인 반도체 장치의 보호 소자.
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