KR20220157784A - 전자 및 정공의 재결합 및 셀프 게이트 바이어싱을 이용하여 특성을 향상시킨 esd 보호회로 - Google Patents

전자 및 정공의 재결합 및 셀프 게이트 바이어싱을 이용하여 특성을 향상시킨 esd 보호회로 Download PDF

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Abstract

전자 및 정공의 재결합 및 셀프 게이트 바이어싱을 이용하여 특성을 향상시킨 ESD 보호회로가 제공된다. 본 발명의 실시예에 따른 보호회로는, 애노드에 연결되는 N-well, 캐소드에 연결되는 P-well, N-well에 형성되며 애벌런치 항복이 발생된 이후에 N-well의 표면으로 이동한 전자와 재결합하는 플로팅 P+ 확산 영역 및 P-well에 형성되며 애벌런치 항복이 발생된 이후에 표면으로 이동한 정공과 재결합하는 플로팅 N+ 확산 영역을 포함한다. 이에 의해, 높은 온도 감내 특성과 높은 홀딩 전압 특성을 갖게 된다.

Description

전자 및 정공의 재결합 및 셀프 게이트 바이어싱을 이용하여 특성을 향상시킨 ESD 보호회로{ESD protection circuit with improved characteristics using recombination of electrons and holes and self-gate biasing}
본 발명은 ESD(ElectroStatic Discharge) 보호회로에 관한 것으로, 더욱 상세하게는 일반적인 SCR(Silicon Controlled Rectifier)의 구조 변경을 통해 전기적 특성을 개선한 ESD 보호회로에 관한 것이다.
기존 ESD 보호회로는 ggnmos, SCR, BJT 등의 소자를 통해 정전기 방전을 유도한다. 그 중 SCR은 기판 내부에 형성되는 포지티브 피드백을 통한 정전기 방전으로 우수한 감내특성을 가진다.
하지만 높은 트리거 전압과 낮은 홀딩 전압으로 인한 레치-업 문제점을 가지고 있다.
이에 트리거 전압을 낮추고 홀딩 전압을 높이기 위한 다양한 연구가 진행되고 있지만, 소자의 사이즈 문제나 온-저항 등 부가적인 트레이드 오프의 문제점들을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 높은 온도 감내 특성과 높은 홀딩 전압 특성을 갖도록 위한 방안으로, 플로팅 N+/P+ 확산 영역들에 의한 전자와 정공의 재결합 및 셀프 게이트 바이어싱을 이용한 ESD 보호회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 보호회로는, 애노드에 연결되는 N-well; 캐소드에 연결되는 P-well; N-well에 형성되며, 애벌런치 항복이 발생된 이후에 N-well의 표면으로 이동한 전자와 재결합하는 플로팅 P+ 확산 영역; P-well에 형성되며, 애벌런치 항복이 발생된 이후에 표면으로 이동한 정공과 재결합하는 플로팅 N+ 확산 영역;을 포함한다.
그리고, 애벌런치 항복은, ESD(ElectroStatic Discharge)에 의해 발생할 수 있다.
플로팅 P+ 확산 영역은, 전자와 재결합하여, N-well 표면에서의 전류 흐름을 차단하고, 플로팅 N+ 확산 영역은, 정공과 재결합하여, P-well 표면에서의 전류 흐름을 차단할 수 있다.
본 발명의 실시예에 따른 보호회로는, N-well에 형성되며, 애노드에 연결된 N-well의 P+ 확산 영역에 주입된 정공과 재결합하는 플로팅 N+ 확산 영역; P-well에 형성되며, 캐소드에 연결된 P-well의 N+ 확산 영역에 주입된 전자와 재결합하는 플로팅 P+ 확산 영역;을 더 포함할 수 있다.
N-well에 형성된 플로팅 N+ 확산 영역은, N-well에 형성된 플로팅 P+ 확산 영역에 인접하여 있고, P-well에 형성된 플로팅 P+ 확산 영역은, P-well에 형성된 플로팅 N+ 확산 영역에 인접하여 있을 수 있다.
P-well에 형성된 플로팅 P+ 확산 영역은, 게이트와 메탈로 연결되어 있을 수 있다.
게이트는, P-well에 형성된 플로팅 P+ 확산 영역에 의해 바이어스가 인가될 수 있다.
한편, 본 발명의 다른 실시예에 따른, 회로 보호방법은, 애노드에 연결되는 N-well에 형성된 플로팅 P+ 확산 영역이, 애벌런치 항복이 발생된 이후에 N-well의 표면으로 이동한 전자와 재결합하는 단계; 캐소드에 연결되는 P-well에 형성된 플로팅 N+ 확산 영역이, 애벌런치 항복이 발생된 이후에 표면으로 이동한 정공과 재결합하는 단계;를 포함한다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, 플로팅 N+/P+ 확산 영역들을 통해 항복 전압 이후 형성되는 표면에서의 전류 경로를 차단하여 국부적인 온도 감소를 통한 감내특성을 향상시킬 수 있게 된다.
또한, 본 발명의 실시예들에 따르면, 셀프 게이트 바이어싱을 통한 기생 NPN의 베이스 전류이득 감소를 통해 홀딩 전압을 향상시킬 수 있게 된다.
뿐만 아니라, 본 발명의 실시예들에 따르면, 애노드와 캐소드 옆에 추가된 플로팅 N+/P+ 확산 영역을 통한 기생 바이폴라 전류이득 감소를 통해 홀딩 전압을 향상시킬 수 있게 된다.
도 1은 일반적인 LVTSCR의 구조를 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 SCR 기반 ESD 보호회로의 구조를 나타낸 단면도,
도 3은 ESD 보호회로의 온도 특성 시뮬레이션 결과,
도 4는 ESD 보호회로의 홀딩 전압 특성 시뮬레이션 결과,
도 5는 ESD 보호회로의 기생 등가회로를 나타낸 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
본 발명의 실시예에서는, 전자 및 정공의 재결합 및 셀프 게이트 바이어싱을 이용한 ESD(ElectroStatic Discharge) 보호회로를 제시한다. 본 발명의 실시에에서는, 일반적인 SCR의 구조적 변경을 통해 전기적 특성을 개선한다.
구체적으로, 항복 전압 이후 표면의 전류 패스를 차단하여 국부적인 온도 감소로 감내 특성을 향상시키고, 셀프 게이트 바이어싱과 플로팅 N+/P+ 확산영역을 이용한 소수 캐리어 재결합을 통해 홀딩 전압을 상대적으로 향상시킨다.
도 1에는 일반적인 LVTSCR(Low-Voltage-Triggered Silicon Controlled Rectifier)의 구조를 나타낸 단면도이고, 도 2는 도 1의 구조를 개선한 본 발명의 일 실시예에 따른 SCR 기반 ESD 보호회로의 구조를 나타낸 단면도이다.
본 발명의 실시예에 따른 ESD 보호회로는, N-well(105)이 애노드(anode:양극)에 연결되고 P-well(170)이 캐소드에 연결되어 있어, 정상적인 상황에서는 역방향 바이어스로 TN+ 영역(140)과 TP+ 영역(150) 사이에서 디플리션 영역의 확장으로 인해 동작을 하지 않는다.
하지만, 역방향 바이어스에서의 디플리션 영역의 임계값을 넘어서는 전압인 ESD가 인가되면, 애벌런치 항복이 일어나게 된다. 애벌런치 항복으로 인해 형성된 전자 전류는 상대적으로 높은 전압이 걸려 있는 N-well(105)의 N+ 확산 영역(120)으로 흐르고, 정공 전류는 상대적으로 낮은 전압이 걸려있는 P-well(170)의 P+ 확산 영역(165)로 흐르게 된다.
이때, N-well(105)에 형성된 플로팅 P+ 확산 영역(135)은 애벌런치 항복이 발생된 이후에 N-well(105)의 표면으로 이동한 전자와 재결합(recombination)하여, N-well(105)의 표면에서의 전자 전류 흐름을 차단한다.
또한, P-well(170)에 형성된 플로팅 N+ 확산 영역(155)은 애벌런치 항복이 발생된 이후에 P-well(170)의 표면으로 이동한 정공과 재결합하여, P-well(170)의 표면에서의 정공 전류 흐름을 차단한다.
이에 의해, 표면에서의 국부적인 온도를 상대적으로 감소시키게 되어, ESD 보호회로의 감내 특성을 향상시키게 된다.
도 3에는 도 1에 도시된 구조와 도 2에 도시된 구조에 대한 TCAD 시뮬레이션 결과를 제시하였다. 도 3에 제시된 바와 같이, N-well(105)의 플로팅 P+ 확산 영역(135)과 P-well(170)의 N+ 확산 영역(155)이 있는 본 발명의 실시예에 따른 구조에서 온도가 낮게 측정되었음을 확인할 수 있다.
다시 도 2를 참조하여 설명한다.
N-well(105)에 형성된 플로팅 P+ 확산 영역(135)에는 플로팅 N+ 확산 영역(130)이 인접하여 있고, P-well(170)에 형성된 플로팅 N+ 확산 영역(155)에는 플로팅 P+ 확산 영역(160)이 인접하여 있다.
N-well(105)에 형성된 플로팅 N+ 확산 영역(130)은 애노드에 연결되는 P+ 확산 영역(125)에 주입된 소수 캐리어인 정공과 재결합하고, P-well(170)에 형성된 플로팅 P+ 확산 영역(160)은 캐소드에 연결되는 N+ 확산 영역(165)에 주입된 소수 캐리어인 전자와 재결합한다.
이에 의해, 기생 PNP(Q1)/NPN(Q2)의 전류 이득을 상대적으로 작게 하여, 홀딩 전압이 상승하게 된다.
보다 상세하게 설명하면, 기생 NPN(Q2)(emitter: N+ cathode, base: P-well(170), collector: N+ anode)에서 베이스 영역인 P-well(170)에서의 전압 강하로 인해 P-well(170)/N+ cathode의 PN 다이오드가 턴-온 되고 베이스에서 전자-정공이 재결합된 후 남은 전자들이 역방향 접합인 베이스(P-well(170))와 콜렉터(N+ anode)의 디플리션 영역에 확산(diffusion) 및 표동(drift) 되어 넘어가야 기생 NPN(Q2) 동작을 하게 되는데, 추가된 P+ 확산 영역(160)에서 베이스(P-well(170))의 소수 케리어 전자를 재결합하여 역방향 디플리션 영역으로 넘어가는 전자를 상대적으로 줄이게 되어 기생 NPN(Q2)의 전류이득을 상대적으로 낮추는 역할을 하게 된다. 기생 PNP(Q1)도 위와 같은 이유로 전류이득이 낮아지게 된다. 이에 따라 홀딩 전압이 상대적으로 상승하게 된다.
한편, P-well(170)에 형성된 플로팅 P+ 확산 영역(160)은 게이트(145)와 메탈로 연결된다. 이에 따라, 애벌런치 항복 이후 형성된 정공 전류의 P-well(170)에서의 상승으로 인해, 플로팅 P+ 확산 영역(160)과 메탈로 연결된 게이트(145)에는 약한 바이어스(bias)가 인가가 되어, P-well(170) 영역의 소수 캐리어인 전자가 게이트(145)의 아래로 끌려오게 된다.
이를 통해, 기생 NPN(Q2) 바이폴라 동작의 베이스 영역의 소수 캐리어 감소로 전류 이득이 상대적으로 감소되어, 기생 NPN(Q2) 바이폴라의 홀딩 전압이 증가 하게 된다.
도 4에는 도 1에 도시된 구조와 도 2에 도시된 구조에 대한 TCAD 시뮬레이션 결과를 제시하였다. 도 4에 제시된 바와 같이, N-well(105)의 플로팅 N+ 확산 영역(130)과 P-well(170)의 플로팅 P+ 확산 영역(160)이 추가되고 플로팅 P+ 확산 영역(160)과 게이트(145)가 메탈로 연결되어 셀프 바이어싱이 이루어진 본 발명의 실시예에 따른 구조에서 홀딩 전압이 높게 측정된 것을 확인 할 수 있다.
이와 같은 원리로 애노드에서의 ESD를 캐소드로 기생 PNP(Q1)/NPN(Q2) 바이폴라 트랜지스터의 포지티브 피드백을 통해 방전하게 된다. 도 4에는 기생 등가회로를 나타내었다.
지금까지, 전자 및 정공의 재결합 및 셀프 게이트 바이어싱을 이용하여 홀딩 전압을 높인 ESD 보호회로에 대해 바람직한 실시예를 들어 상세히 설명하였다.
본 발명의 실시예에서는, 높은 감내 특성과 높은 홀딩 전압 특성을 갖는 ESD 보호회로의 구조를 제시하였다.
구체적으로, 본 발명의 실시예에서는, 항복 전압 이후 형성되는 표면에서의 전류 경로를 차단하여 국부적인 온도 감소를 통한 감내특성 향상시킬 수 있었다.
또한, 셀프 게이트 바이어싱을 통한 기생 NPN의 베이스 전류이득 감소와 애노드/캐소드 옆에 추가된 플로팅 N+/P+ 확산 영역을 통한 기생 바이폴라 전류이득 감소에 의해 홀딩 전압을 향상시켰다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
105 : N-well
120,160 : N+ 확산 영역
130,155 : 플로팅 N+ 확산 영역
135,160 : 플로팅 P+ 확산 영역
125,165 : P+ 확산 영역
170 : P-well

Claims (8)

  1. 애노드에 연결되는 N-well;
    캐소드에 연결되는 P-well;
    N-well에 형성되며, 애벌런치 항복이 발생된 이후에 N-well의 표면으로 이동한 전자와 재결합하는 플로팅 P+ 확산 영역;
    P-well에 형성되며, 애벌런치 항복이 발생된 이후에 표면으로 이동한 정공과 재결합하는 플로팅 N+ 확산 영역;을 포함하는 것을 특징으로 하는 보호회로.
  2. 청구항 1에 있어서,
    애벌런치 항복은,
    ESD(ElectroStatic Discharge)에 의해 발생하는 것을 특징으로 하는 보호회로.
  3. 청구항 1에 있어서,
    플로팅 P+ 확산 영역은,
    전자와 재결합하여, N-well 표면에서의 전류 흐름을 차단하고,
    플로팅 N+ 확산 영역은,
    정공과 재결합하여, P-well 표면에서의 전류 흐름을 차단하는 것을 특징으로 하는 보호회로.
  4. 청구항 1에 있어서,
    N-well에 형성되며, 애노드에 연결된 N-well의 P+ 확산 영역에 주입된 정공과 재결합하는 플로팅 N+ 확산 영역;
    P-well에 형성되며, 캐소드에 연결된 P-well의 N+ 확산 영역에 주입된 전자와 재결합하는 플로팅 P+ 확산 영역;을 더 포함하는 것을 특징으로 하는 보호회로.
  5. 청구항 4에 있어서,
    N-well에 형성된 플로팅 N+ 확산 영역은,
    N-well에 형성된 플로팅 P+ 확산 영역에 인접하여 있고,
    P-well에 형성된 플로팅 P+ 확산 영역은,
    P-well에 형성된 플로팅 N+ 확산 영역에 인접하여 있는 것을 특징으로 하는 보호회로.
  6. 청구항 5에 있어서,
    P-well에 형성된 플로팅 P+ 확산 영역은,
    게이트와 메탈로 연결되어 있는 것을 특징으로 하는 보호회로.
  7. 청구항 6에 있어서,
    게이트는,
    P-well에 형성된 플로팅 P+ 확산 영역에 의해 바이어스가 인가되는 것을 특징으로 하는 보호회로.
  8. 애노드에 연결되는 N-well에 형성된 플로팅 P+ 확산 영역이, 애벌런치 항복이 발생된 이후에 N-well의 표면으로 이동한 전자와 재결합하는 단계;
    캐소드에 연결되는 P-well에 형성된 플로팅 N+ 확산 영역이, 애벌런치 항복이 발생된 이후에 표면으로 이동한 정공과 재결합하는 단계;를 포함하는 것을 특징으로 하는 회로 보호방법.
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