JPS6142872B2 - - Google Patents
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- JPS6142872B2 JPS6142872B2 JP12547577A JP12547577A JPS6142872B2 JP S6142872 B2 JPS6142872 B2 JP S6142872B2 JP 12547577 A JP12547577 A JP 12547577A JP 12547577 A JP12547577 A JP 12547577A JP S6142872 B2 JPS6142872 B2 JP S6142872B2
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- emitter layer
- thyristor
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- 230000003321 amplification Effects 0.000 claims description 16
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 7
- 238000006073 displacement reaction Methods 0.000 description 10
- 238000010304 firing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
この発明は増幅ゲート付サイリスタに係り、特
にその性能向上を図るための改良に関するもので
ある。
にその性能向上を図るための改良に関するもので
ある。
増幅ゲート付サイリスタは、順電流上昇率
（di／dt）耐量特性がすぐれているので、チヨツ
パ、インバータなどの装置に広く使用されてい
る。
（di／dt）耐量特性がすぐれているので、チヨツ
パ、インバータなどの装置に広く使用されてい
る。
以下、従来の増幅ゲート付サイリスタを第１図
に示す断面図で説明する。
に示す断面図で説明する。
図において、１は増幅ゲート付サイリスタ素子
基体である。２はサイリスタ素子基体１のｐ形の
ベース層、３はｐ形のベース層に隣接して形成さ
れたｎ形のベース層、４はｎ形のベース層３に隣
接して形成されたｐ形のエミツタ層、５はｐ形の
ベース層２の主面部の一部を取り囲み露出させて
設けられたｎ形のエミツタ層、６はｎ形のエミツ
タ層５に取り囲まれたｐ形のベース層２の主面部
の一部にｎ形のエミツタ層５から所定間隔を隔て
て形成されたｎ形の補助エミツタ層、７はｎ形の
補助エミツタ層６に取り囲まれたｐ形のベース層
２の主面部の一部に接触して形成されたゲート電
極、８はｎ形の補助エミツタ層６の主面上と、こ
のｎ形の補助エミツタ層６を取り囲み露出したｐ
形のベース層２の主面上の一部とにまたがり接触
して形成された補助電極、９はｎ形のエミツタ層
５の主面上に接触して形成されたカソード電極、
１０はｐ形のエミツタ層４の主面部にろう付けさ
れた温度補償体からなるアノード電極である。
基体である。２はサイリスタ素子基体１のｐ形の
ベース層、３はｐ形のベース層に隣接して形成さ
れたｎ形のベース層、４はｎ形のベース層３に隣
接して形成されたｐ形のエミツタ層、５はｐ形の
ベース層２の主面部の一部を取り囲み露出させて
設けられたｎ形のエミツタ層、６はｎ形のエミツ
タ層５に取り囲まれたｐ形のベース層２の主面部
の一部にｎ形のエミツタ層５から所定間隔を隔て
て形成されたｎ形の補助エミツタ層、７はｎ形の
補助エミツタ層６に取り囲まれたｐ形のベース層
２の主面部の一部に接触して形成されたゲート電
極、８はｎ形の補助エミツタ層６の主面上と、こ
のｎ形の補助エミツタ層６を取り囲み露出したｐ
形のベース層２の主面上の一部とにまたがり接触
して形成された補助電極、９はｎ形のエミツタ層
５の主面上に接触して形成されたカソード電極、
１０はｐ形のエミツタ層４の主面部にろう付けさ
れた温度補償体からなるアノード電極である。
このように、増幅ゲート付サイリスタ素子基体
１は、ｎ形の補助エミツタ層６とｐ形のベース層
２とｎ形のベース層３とｐ形のエミツタ層４とを
備えた補助サイリスタT1と、ｎ形のエミツタ層
５とｐ形のベース層２とｎ形のベース層３とｐ形
のエミツタ層４とを備えた主サイリスタT2とで
構成されている。
１は、ｎ形の補助エミツタ層６とｐ形のベース層
２とｎ形のベース層３とｐ形のエミツタ層４とを
備えた補助サイリスタT1と、ｎ形のエミツタ層
５とｐ形のベース層２とｎ形のベース層３とｐ形
のエミツタ層４とを備えた主サイリスタT2とで
構成されている。
第２図は上記増幅ゲート付サイリスタの等価回
路を示す回路図である。先ず、ゲート電極７に正
のパルス信号が印加されると、補助サイリスタ
T1がオン状態になり、アノード電極１０から補
助電極８を経てｐ形のベース層２とｎ形のエミツ
タ層５とで形成さた第１図に示すpn接合J3を横
切り主サイリスタT2のカソード電極９へ電流が
流れる。この電流がpn接合J3を横切つて流れる
ことによつて、pn接合J3が順バイアスされてｎ
形のエミツタ層５からｐ形のベース層２へ電子が
注入れ、主サイリスタT2が点弧する。この主サ
イリスタT2の点弧は補助サシリスタの点弧とほ
とんど同時におこる。このように、主サイリスタ
T2の点弧電流が補助サイリスタT1により蔵幅さ
れることから、補助サイリスタT1のｎ形の補助
エミツタ層６に所定間隔隔てて対向する主サイリ
スタT2のｎ形のエミツタ５の周縁を大きくし
て、主サシリスタT2の初期点弧面積を増大させ
ることができる。よつて、上記増幅ゲート付サイ
リスタでは、初期点弧面積の増大を図り、その
di／dt耐量の向上を図ることができる利点があ
る。
路を示す回路図である。先ず、ゲート電極７に正
のパルス信号が印加されると、補助サイリスタ
T1がオン状態になり、アノード電極１０から補
助電極８を経てｐ形のベース層２とｎ形のエミツ
タ層５とで形成さた第１図に示すpn接合J3を横
切り主サイリスタT2のカソード電極９へ電流が
流れる。この電流がpn接合J3を横切つて流れる
ことによつて、pn接合J3が順バイアスされてｎ
形のエミツタ層５からｐ形のベース層２へ電子が
注入れ、主サイリスタT2が点弧する。この主サ
イリスタT2の点弧は補助サシリスタの点弧とほ
とんど同時におこる。このように、主サイリスタ
T2の点弧電流が補助サイリスタT1により蔵幅さ
れることから、補助サイリスタT1のｎ形の補助
エミツタ層６に所定間隔隔てて対向する主サイリ
スタT2のｎ形のエミツタ５の周縁を大きくし
て、主サシリスタT2の初期点弧面積を増大させ
ることができる。よつて、上記増幅ゲート付サイ
リスタでは、初期点弧面積の増大を図り、その
di／dt耐量の向上を図ることができる利点があ
る。
しかしながら、従来の増幅ゲート付サイリスタ
では、そのdi／dt耐量の向上を図るために、その
主サイリスタT2の初期点弧面積を増加させる
と、主サイリスタT2のｎ形のエミツタ層５の直
下を除くｐ形のベース層２の面積が増加するの
で、次に述べるように、その順電圧上昇率
（dv／dt）耐量が低下するという欠点があつた。
では、そのdi／dt耐量の向上を図るために、その
主サイリスタT2の初期点弧面積を増加させる
と、主サイリスタT2のｎ形のエミツタ層５の直
下を除くｐ形のベース層２の面積が増加するの
で、次に述べるように、その順電圧上昇率
（dv／dt）耐量が低下するという欠点があつた。
すなわち、ｐ形のべース層２とｎ形のベース３
との間に形成されたpn接合J2に電界の変動があ
ると、この電界の変動により生ずる変位電流ＩDS
が主サイリスタのpn接合J3をこえてそのｎ形の
エミツタ層５へ流入する。この変位電流ＩDSは補
助サイリスタT1により生ずる変位電流ＩDS1とこ
れを除く変位電流ＩDS2との和として表われる。
変位流ＩDS1は補助サイリスタT1により増幅され
たものであるので、高温時に主サイリスタT2を
イオン状態に移行させるのに十分な大きさになり
得るためである。
との間に形成されたpn接合J2に電界の変動があ
ると、この電界の変動により生ずる変位電流ＩDS
が主サイリスタのpn接合J3をこえてそのｎ形の
エミツタ層５へ流入する。この変位電流ＩDSは補
助サイリスタT1により生ずる変位電流ＩDS1とこ
れを除く変位電流ＩDS2との和として表われる。
変位流ＩDS1は補助サイリスタT1により増幅され
たものであるので、高温時に主サイリスタT2を
イオン状態に移行させるのに十分な大きさになり
得るためである。
この発明は、上述の欠点に鑑みてなされたもの
で、主サイリスタのpn接合J3をこえてその第１
エミツタ層へ流入する変位電流を減少させるよう
にすることによつて、di／dt耐量の向上を図ると
ともにdv／dt耐量の増大を図り得る増幅ゲート
付サイリスタを提供することを目的とする。
で、主サイリスタのpn接合J3をこえてその第１
エミツタ層へ流入する変位電流を減少させるよう
にすることによつて、di／dt耐量の向上を図ると
ともにdv／dt耐量の増大を図り得る増幅ゲート
付サイリスタを提供することを目的とする。
第３図はこの発明による増幅ゲート付サイリス
タの一実施例を説明するための断面図である。
タの一実施例を説明するための断面図である。
図において、１１はｎ形の補助エミツタ層６と
ｎ形のエミツタ層５とにより取り囲まれ補助サイ
リスタT1と主サイリスタT2とを電気的に接続す
るｐ形のベース層２の主面の一部にシヨツトキー
接合を形成するとともにカソード電極９に接続さ
れるように設けられた金属層、１２は金属層１１
とｐ形の第１のベース層２の主面部との間に形成
されたシヨツトキー接合を示す。
ｎ形のエミツタ層５とにより取り囲まれ補助サイ
リスタT1と主サイリスタT2とを電気的に接続す
るｐ形のベース層２の主面の一部にシヨツトキー
接合を形成するとともにカソード電極９に接続さ
れるように設けられた金属層、１２は金属層１１
とｐ形の第１のベース層２の主面部との間に形成
されたシヨツトキー接合を示す。
このように、この実施例の増幅ゲート付サイリ
スタでは、主サイリスタT2のpn接合J3にシヨツ
トキー接合１２が並列に接続されている。
スタでは、主サイリスタT2のpn接合J3にシヨツ
トキー接合１２が並列に接続されている。
第４図はシヨツト―接合１２およびpn接合J3
の順電圧電流特性の一例を示す特性曲線図であ
る。
の順電圧電流特性の一例を示す特性曲線図であ
る。
図において、横軸は順電圧、縦軸は順電流を示
し、符号ａはシヨツトキー接合１２の特性曲線、
符号ｂはpn接合J3の特性曲線、符号Ａはこれら
の特曲線ａ，ｂの交点を示す。
し、符号ａはシヨツトキー接合１２の特性曲線、
符号ｂはpn接合J3の特性曲線、符号Ａはこれら
の特曲線ａ，ｂの交点を示す。
第４図に示すように、シヨツトキー接合１２の
立上り電位はほぼ0.3V程度で、pn接合J3の立上
り電位はほぼ0.5V程度であり、シヨツトキー接
合１２のインピーダンスは、pn接合J3のインピ
ーダンスより高いことがわかる。
立上り電位はほぼ0.3V程度で、pn接合J3の立上
り電位はほぼ0.5V程度であり、シヨツトキー接
合１２のインピーダンスは、pn接合J3のインピ
ーダンスより高いことがわかる。
したがつて、上記実施例の増幅ゲート付サイリ
スタでは、補助電極８からカソード電極９へ流れ
る電流が第４図に示す交点Ａをこえないほぼ
1.5A程度以下であるとき、この電流がpn接合J3
をこえてｎ形の第１のエミツタ層６へ流入するこ
ともなく、主サイリスタT2が点弧するようなこ
ともない。よつて、変動電圧印加時に補助サイリ
スタT1により増幅された約１Ａ程度の変位電流
ＩDS1では、主サイリスタT2がオン状態に移行す
ることがないので、主サイリスタT2の初期点弧
面積の増加を図りdi／dt耐量の増大を図り得ると
ともにdv／dt耐量の向上を図ることができる。
また、補助サイリスタT1の変位電流による影響
を除去することができるので、同一の電圧変動率
であれば、従来例に比べて、ターンオフ時間を短
かくすることができる。
スタでは、補助電極８からカソード電極９へ流れ
る電流が第４図に示す交点Ａをこえないほぼ
1.5A程度以下であるとき、この電流がpn接合J3
をこえてｎ形の第１のエミツタ層６へ流入するこ
ともなく、主サイリスタT2が点弧するようなこ
ともない。よつて、変動電圧印加時に補助サイリ
スタT1により増幅された約１Ａ程度の変位電流
ＩDS1では、主サイリスタT2がオン状態に移行す
ることがないので、主サイリスタT2の初期点弧
面積の増加を図りdi／dt耐量の増大を図り得ると
ともにdv／dt耐量の向上を図ることができる。
また、補助サイリスタT1の変位電流による影響
を除去することができるので、同一の電圧変動率
であれば、従来例に比べて、ターンオフ時間を短
かくすることができる。
上記実施例では、金属層１１を直接ｎ形のエミ
ツタ層５の主面上に形成されたカソード電極９に
接続するようにしたが、必ずしもその必要はな
く、他の導電層を介して接するようにしてもよ
い。
ツタ層５の主面上に形成されたカソード電極９に
接続するようにしたが、必ずしもその必要はな
く、他の導電層を介して接するようにしてもよ
い。
なお、これまで、センターゲート構造のサイリ
スタを例にとり説明したが、この発明はこれに限
らず、この他のコーナーゲート構造のサイリスタ
にも適用できることは言うまでもない。
スタを例にとり説明したが、この発明はこれに限
らず、この他のコーナーゲート構造のサイリスタ
にも適用できることは言うまでもない。
以上、詳細に述べたように、この発明によれ
ば、主サイリスタの第１の伝導形の第１エミツタ
層とこの第１エミツタ層から所定間隔隔てた補助
サイリスタの第１の伝導形の補助エミツタ層とが
それぞれ主面部に形成された第２の伝導形の第１
ベース層の上記第１エミツタ層と補助エミツタ層
との間に露出する主面部の一部に上記第１ベース
層との間にシヨツトキー接合を形成するように金
属層が設けられ、この金属層が直接もしくは他の
導電層を介して上記第１エミツタ層にオーミツク
接触するようにして、上記金属層が形成するシヨ
ツトキー接合を上記第１エミツタ層と上記第１ベ
ース層との間に形成された接合に並列になるよう
に構成されているので、次のように効果がある。
ば、主サイリスタの第１の伝導形の第１エミツタ
層とこの第１エミツタ層から所定間隔隔てた補助
サイリスタの第１の伝導形の補助エミツタ層とが
それぞれ主面部に形成された第２の伝導形の第１
ベース層の上記第１エミツタ層と補助エミツタ層
との間に露出する主面部の一部に上記第１ベース
層との間にシヨツトキー接合を形成するように金
属層が設けられ、この金属層が直接もしくは他の
導電層を介して上記第１エミツタ層にオーミツク
接触するようにして、上記金属層が形成するシヨ
ツトキー接合を上記第１エミツタ層と上記第１ベ
ース層との間に形成された接合に並列になるよう
に構成されているので、次のように効果がある。
すなわち、変動電圧印加時に上記補助サイリス
タにより増幅された変位電流が上記接合を越えて
第１エミツタ層へ流入しないように上記シヨツト
キー接合によりバイパスすることができるので、
上記変位電流により上記主サイリスタがオン状態
に移行するのを防止することができる。
タにより増幅された変位電流が上記接合を越えて
第１エミツタ層へ流入しないように上記シヨツト
キー接合によりバイパスすることができるので、
上記変位電流により上記主サイリスタがオン状態
に移行するのを防止することができる。
よつて、この発明による増幅ゲート付サイリス
タでは、上記主サイリスタの初期点弧面積の増加
を図りdi／dt耐量の増大を図り得るとともに、
dv／dt耐量の向上を図ることができる。また、
上記補助サイリスタの変位電流による影響を除去
することができるので、同一の電圧変動率であれ
ば、従来例に比べて、ターンオフ時間を短かくす
ることができる。
タでは、上記主サイリスタの初期点弧面積の増加
を図りdi／dt耐量の増大を図り得るとともに、
dv／dt耐量の向上を図ることができる。また、
上記補助サイリスタの変位電流による影響を除去
することができるので、同一の電圧変動率であれ
ば、従来例に比べて、ターンオフ時間を短かくす
ることができる。
第１図は従来の増幅ゲート付サイリスタを説明
するための断面図、第２図は上記従来例の等価回
路図、第３図はこを発明による増幅ゲート付サイ
リスタの一実施例を説明するための断面図、第４
図は上記実施例のシヨツトキー接合とpn接合J3
の順電圧電流特性を示す特性曲線図である。 図において、１はｎ形基板、２はｐ形の（第
１）ベース層、３はｎ形の（第２）ベース層、４
はｐ形の第２のエミツタ層、５はｎ形の（第１）
エミツ層、６はｎ形の補助エミツタ層、７はゲー
ト電極、８は補助電極、９はカソード電極、１０
はアノード電極、J1，J2，J3はそれぞれpn接合を
示す。なお、図中同一符号は夫々同一または相当
部分を示す。
するための断面図、第２図は上記従来例の等価回
路図、第３図はこを発明による増幅ゲート付サイ
リスタの一実施例を説明するための断面図、第４
図は上記実施例のシヨツトキー接合とpn接合J3
の順電圧電流特性を示す特性曲線図である。 図において、１はｎ形基板、２はｐ形の（第
１）ベース層、３はｎ形の（第２）ベース層、４
はｐ形の第２のエミツタ層、５はｎ形の（第１）
エミツ層、６はｎ形の補助エミツタ層、７はゲー
ト電極、８は補助電極、９はカソード電極、１０
はアノード電極、J1，J2，J3はそれぞれpn接合を
示す。なお、図中同一符号は夫々同一または相当
部分を示す。
Claims (1)
- １ 第１の伝導形の第１エミツタ層とこの第１エ
ミツタ層が主面部の一部に形成された第２の伝導
形の第１ベース層とこれに接する第１の伝導形の
第２ベース層と更にこれに接する第２の伝導形の
第２エミツタ層との４層で構成された主サイリス
タと、この主サイリスタの第１エミツタ層から所
定間隔隔てて上記第１ベース層に設けられた第１
の伝導形の補助エミツタ層と上記第１のベース層
と上記第２ベース層と上記第２エミツタ層との４
層で構成された補助サイリスタとを備えたものに
おいて、上記第１エミツタ層上にカソード電極
を、また上記補助エミツタ層上と第１エミツタ層
と補助エミツタ層との間に露出する第１ベース層
の主面部上とに跨がつて補助電極を、さらに補助
エミツタ層に対して第１エミツタ層と反対側の第
１ベース層上にゲート電極を、またさらに第２ベ
ース層と反対側の第２エミツタ層とにアノード電
極をそれぞれ形成するとともに、上記第１エミツ
タ層と補助エミツタ層との間に露出する上記第１
ベース層の主面部におけるゲート電極と反対側の
第１エミツタ層寄りの箇所とカソード電極とに跨
がついて金属層を形成し、おの金属層と第１ベー
ス層の主面部とはシヨツトキー接触を成すように
したことを特徴とする増幅ゲート付サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12547577A JPS5457974A (en) | 1977-10-18 | 1977-10-18 | Thyristor with amplifying gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12547577A JPS5457974A (en) | 1977-10-18 | 1977-10-18 | Thyristor with amplifying gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5457974A JPS5457974A (en) | 1979-05-10 |
| JPS6142872B2 true JPS6142872B2 (ja) | 1986-09-24 |
Family
ID=14910999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12547577A Granted JPS5457974A (en) | 1977-10-18 | 1977-10-18 | Thyristor with amplifying gate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5457974A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832663U (ja) * | 1981-08-27 | 1983-03-03 | 東洋電機製造株式会社 | サイリスタのゲ−ト電極構造 |
| EP0926740A3 (en) * | 1997-12-23 | 1999-08-25 | National University of Ireland, Cork | A transient voltage suppressor |
-
1977
- 1977-10-18 JP JP12547577A patent/JPS5457974A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5457974A (en) | 1979-05-10 |
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