JP3185262B2 - 低いピーク−オン効果をもったｐｉｎダイオード - Google Patents
低いピーク−オン効果をもったｐｉｎダイオードInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description
【０００１】
【産業上の利用分野】本発明は、一つの極性から印加さ
れる電流は流すが、その逆の極性から印加される電流が
流れるのを阻止するように設計されたＰＩＮダイオード
に関するものである。
れる電流は流すが、その逆の極性から印加される電流が
流れるのを阻止するように設計されたＰＩＮダイオード
に関するものである。
【０００２】
【従来の技術】図１は、ＰＩＮダイオードの概略図であ
る。前記ダイオードは低くドープされた基板を有してお
り、そのドーピングレベルは通常、ダイオードが本来備
えているドーピングレベル、すなわち５・１０１４ａｔ
ｏｍｓ／ｃｍ３を目途にするように設定されている。基
板１の裏表面は、例えば１０２１ａｔｏｍｓ／ｃｍ３の
ようにドーピングレベルを高くしたＮ＋層を有する。こ
の表面は金属カソード３によって覆われている。正面の
表面には、金属アノード５で形成されたＰ−タイプ領域
４がある。
る。前記ダイオードは低くドープされた基板を有してお
り、そのドーピングレベルは通常、ダイオードが本来備
えているドーピングレベル、すなわち５・１０１４ａｔ
ｏｍｓ／ｃｍ３を目途にするように設定されている。基
板１の裏表面は、例えば１０２１ａｔｏｍｓ／ｃｍ３の
ようにドーピングレベルを高くしたＮ＋層を有する。こ
の表面は金属カソード３によって覆われている。正面の
表面には、金属アノード５で形成されたＰ−タイプ領域
４がある。
【０００３】通常、ダイオードが伝導性のとき、そのダ
イオードの端子にそった、電圧落下は約０．６〜０．７
ボルトである。しかし、電圧がそのダイオードに突然印
加される時真性領域への電荷の注入に関連して、初期過
電圧ピーク（ピーク−オン）があらわれる。
イオードの端子にそった、電圧落下は約０．６〜０．７
ボルトである。しかし、電圧がそのダイオードに突然印
加される時真性領域への電荷の注入に関連して、初期過
電圧ピーク（ピーク−オン）があらわれる。
【０００４】図２は、直流電圧がダイオードに印加され
た時の電圧の経時変化を示している。約２００ｎｓまで
の間で、ダイオードが本来備えている電圧ＶＦに戻る前
に、約１０〜５０ボルトの過電圧が生じることが解か
る。
た時の電圧の経時変化を示している。約２００ｎｓまで
の間で、ダイオードが本来備えている電圧ＶＦに戻る前
に、約１０〜５０ボルトの過電圧が生じることが解か
る。
【０００５】
【発明が解決しようとする課題】このようなダイオード
のスイッチオン時間の遅れは、次のような時、特に悪化
する可能性がある。それは、例えばダイオードが、電子
なだれによってトリガされるサイリスタにより、端子間
の過電圧の発生を保護する装置と、並列しているような
時である。
のスイッチオン時間の遅れは、次のような時、特に悪化
する可能性がある。それは、例えばダイオードが、電子
なだれによってトリガされるサイリスタにより、端子間
の過電圧の発生を保護する装置と、並列しているような
時である。
【０００６】そこで、本発明の目的は、上記に述べたよ
うなピーク−オン現象を避けるようなＰＩＮダイオード
構造を提供することである。
うなピーク−オン現象を避けるようなＰＩＮダイオード
構造を提供することである。
【０００７】
【課題を解決するための手段及び作用】このような目的
を達成する為、本発明は、スイッチを入れる時に低い過
電圧を伴うＰＩＮダイオードを提供する。前記ダイオー
ドは、低くドープされたＮ−タイプの基板の第１の表面
に形成されたアノード領域と、その基板の第２の表面に
形成されたカソード領域とを有し、又、第１の表面の一
部分に、前記アノード領域と接触して接合を形成する別
の付加的なＮ＋−タイプ領域がもうけられる。この付加
的領域は金属層により覆われ、該金属層はカソード領域
を覆う金属層と接続している。
を達成する為、本発明は、スイッチを入れる時に低い過
電圧を伴うＰＩＮダイオードを提供する。前記ダイオー
ドは、低くドープされたＮ−タイプの基板の第１の表面
に形成されたアノード領域と、その基板の第２の表面に
形成されたカソード領域とを有し、又、第１の表面の一
部分に、前記アノード領域と接触して接合を形成する別
の付加的なＮ＋−タイプ領域がもうけられる。この付加
的領域は金属層により覆われ、該金属層はカソード領域
を覆う金属層と接続している。
【０００８】一つの応用として、このダイオードは、モ
ノリシック組立体の中で、電子なだれブレークダウンサ
イリスタと逆並列に接続している。
ノリシック組立体の中で、電子なだれブレークダウンサ
イリスタと逆並列に接続している。
【０００９】
【実施例】集積回路を一般的に示しているので、図１，
３，４，５の構成図では、様々な層の厚みや側面の大き
さは描かれていない。いくつかのサイズは、これらの図
の見やすさを容易にしたり、時として、引きのばすこと
を容易にするため、拡大してある。
３，４，５の構成図では、様々な層の厚みや側面の大き
さは描かれていない。いくつかのサイズは、これらの図
の見やすさを容易にしたり、時として、引きのばすこと
を容易にするため、拡大してある。
【００１０】図３は、本発明の第１の実施例である。図
１の層や金属層１〜５に加えて、図３では、ＰＩＮダイ
オードの上の表面の近くに高くドープされたＮ−タイプ
拡散領域７をＰ−タイプ領域４の一部分と接合するよう
な形で有している。金属層８は、領域７の上の表面と一
体である。この金属層８は、ダイオードのカソードの金
属層に接続している。
１の層や金属層１〜５に加えて、図３では、ＰＩＮダイ
オードの上の表面の近くに高くドープされたＮ−タイプ
拡散領域７をＰ−タイプ領域４の一部分と接合するよう
な形で有している。金属層８は、領域７の上の表面と一
体である。この金属層８は、ダイオードのカソードの金
属層に接続している。
【００１１】図４は、本発明の他の実施例を示す。Ｎ＋
−タイプの層７は部分的に領域４の下にある。このこと
は、連続してマスキング、ドーピング段階を生じさせた
結果である。領域７を初めに形成し、次に領域４を形成
することになる。
−タイプの層７は部分的に領域４の下にある。このこと
は、連続してマスキング、ドーピング段階を生じさせた
結果である。領域７を初めに形成し、次に領域４を形成
することになる。
【００１２】本発明において、ダイオードのアノード、
カソードの端子に電圧を印加すると、ＰＮ＋接合４−７
はすぐに伝導性を帯び、装置の端子に低電圧を与える。
しかし、この小型接合は強い電流を流すことができない
ので、十分な数のキャリアーが基板１に注入されると、
ＰＮ−Ｎ＋のたての層をなしているダイオード４−１−
２が動作可能となり、その装置は初期ピーク−オン効果
を避けて、通常のＰＩＮダイオードとして働くこととな
る。
カソードの端子に電圧を印加すると、ＰＮ＋接合４−７
はすぐに伝導性を帯び、装置の端子に低電圧を与える。
しかし、この小型接合は強い電流を流すことができない
ので、十分な数のキャリアーが基板１に注入されると、
ＰＮ−Ｎ＋のたての層をなしているダイオード４−１−
２が動作可能となり、その装置は初期ピーク−オン効果
を避けて、通常のＰＩＮダイオードとして働くこととな
る。
【００１３】本発明によるダイオードは、アバランシェ
トリガのゲートレスのサイリスタと、逆並列に接続する
ことができる。そして、この組立体は、正又は負の過電
圧から保護されるために、逆方向にバイアスされた同様
の組立体と直列に接続できる。
トリガのゲートレスのサイリスタと、逆並列に接続する
ことができる。そして、この組立体は、正又は負の過電
圧から保護されるために、逆方向にバイアスされた同様
の組立体と直列に接続できる。
【００１４】ダイオードと、アバランシェトリガのサイ
リスタとの並列結合はそれ自体知られており、本発明は
そのダイオードの構成を示す。このようにして、図５の
左側にエミッタショートを伴ったＮ−タイプ上部層、Ｐ
−タイプ層１１，Ｎ−−タイプ基板１２、そして底部の
Ｐ−タイプ層１３とを有したサイリスタがある。Ｎ＋−
タイプ領域１４は、サイリスタのブレークダウン電圧の
設定のために層１１と層１２のインターフェースの部分
に用いてもよい。図の右側には、Ｐ層１１，基板１２，
Ｎ＋低部の層１５によって形成されたＰＩＮダイオード
を示す。上部金属層１６は、ＰＩＮダイオードのアノー
ドをサイリスタのカソードに接続し、低部金属層１７は
ＰＩＮダイオードのカソードとサイリスタのアノードを
接続している。更に、図の右側は金属層１７に接続した
金属層８と共に本発明のＮ＋−領域７を再び示してい
る。
リスタとの並列結合はそれ自体知られており、本発明は
そのダイオードの構成を示す。このようにして、図５の
左側にエミッタショートを伴ったＮ−タイプ上部層、Ｐ
−タイプ層１１，Ｎ−−タイプ基板１２、そして底部の
Ｐ−タイプ層１３とを有したサイリスタがある。Ｎ＋−
タイプ領域１４は、サイリスタのブレークダウン電圧の
設定のために層１１と層１２のインターフェースの部分
に用いてもよい。図の右側には、Ｐ層１１，基板１２，
Ｎ＋低部の層１５によって形成されたＰＩＮダイオード
を示す。上部金属層１６は、ＰＩＮダイオードのアノー
ドをサイリスタのカソードに接続し、低部金属層１７は
ＰＩＮダイオードのカソードとサイリスタのアノードを
接続している。更に、図の右側は金属層１７に接続した
金属層８と共に本発明のＮ＋−領域７を再び示してい
る。
【００１５】図６は、図５の組立体と等価回路を示して
いる。２つの電極１６と１７の間で、サイリスタ２０は
図５の左側の部分に相当し、ＰＩＮダイオード２１は１
１と１２の接合に相当する。そして小さなＰＮ＋ダイオ
ード２２は、１１と７の接合に相当する。
いる。２つの電極１６と１７の間で、サイリスタ２０は
図５の左側の部分に相当し、ＰＩＮダイオード２１は１
１と１２の接合に相当する。そして小さなＰＮ＋ダイオ
ード２２は、１１と７の接合に相当する。
【００１６】当業者は、本発明から色々な変形を考えら
れ、特にここに概略的に述べたＰＩＮダイオードの完成
に導くための様々な改良の利用も可能となる。
れ、特にここに概略的に述べたＰＩＮダイオードの完成
に導くための様々な改良の利用も可能となる。
【図１】ＰＩＮダイオードの簡単な構成図である。
【図２】スイッチオンの時のＰＩＮダイオードの電圧の
経時変化を示している。
経時変化を示している。
【図３】本発明の第１の実施例の構成図である。
【図４】本発明の第２の実施例の構成図である。
【図５】本発明のトリガされた装置と、ＰＩＮダイオー
ドとのモノリシック組立体の構成図である。
ドとのモノリシック組立体の構成図である。
【図６】図５の構造の等価回路を示している。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/861 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】 スイッチオンの時に低電圧のピークをも
ったＰＩＮダイオードにおいて、 低くドープされたＮ−タイプ基板（１）の第一の表面に
形成されたＰタイプのアノード領域（４）と前記基板の
第二の表面に形成されたＮタイプのカソード領域（２）
とを有し、 第一の表面の一部分に前記アノード領域に接触する付加
的なＮ＋−タイプ領域（７）がもうけられて前記アノー
ド領域と接合を形成し、 前記付加的領域（７）は金属層（８）に電気的に接して
該金属層（８）により覆われ、該金属層（８）はカソー
ド領域（２）を覆う金属層（３）に接続されることを特
徴とするＰＩＮダイオード。 - 【請求項２】 モノリシック組立体の中で、電子なだれ
ブレークダウンサイリスタと逆並列接続された、請求項
１記載のＰＩＮダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9009342A FR2664744B1 (fr) | 1990-07-16 | 1990-07-16 | Diode pin a faible surtension initiale. |
| FR9009342 | 1990-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167087A JPH05167087A (ja) | 1993-07-02 |
| JP3185262B2 true JP3185262B2 (ja) | 2001-07-09 |
Family
ID=9398968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19735191A Expired - Fee Related JP3185262B2 (ja) | 1990-07-16 | 1991-07-12 | 低いピーク−オン効果をもったｐｉｎダイオード |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5181083A (ja) |
| EP (1) | EP0467803B1 (ja) |
| JP (1) | JP3185262B2 (ja) |
| DE (1) | DE69113551T2 (ja) |
| FR (1) | FR2664744B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2256744A (en) * | 1991-06-11 | 1992-12-16 | Texas Instruments Ltd | A monolithic semiconductor component for transient voltage suppression |
| DE4135259C1 (ja) * | 1991-10-25 | 1993-01-07 | Semikron Elektronik Gmbh, 8500 Nuernberg, De | |
| US5479031A (en) * | 1993-09-10 | 1995-12-26 | Teccor Electronics, Inc. | Four layer overvoltage protection device having buried regions aligned with shorting dots to increase the accuracy of overshoot voltage value |
| DE4423619A1 (de) * | 1994-07-06 | 1996-01-11 | Bosch Gmbh Robert | Laterale Halbleiterstruktur zur Bildung einer temperaturkompensierten Spannungsbegrenzung |
| US5780913A (en) * | 1995-11-14 | 1998-07-14 | Hamamatsu Photonics K.K. | Photoelectric tube using electron beam irradiation diode as anode |
| US5757065A (en) * | 1996-10-04 | 1998-05-26 | Xerox Corporation | High voltage integrated circuit diode with a charge injecting node |
| US5786722A (en) * | 1996-11-12 | 1998-07-28 | Xerox Corporation | Integrated RF switching cell built in CMOS technology and utilizing a high voltage integrated circuit diode with a charge injecting node |
| JPH10256574A (ja) | 1997-03-14 | 1998-09-25 | Toko Inc | ダイオード装置 |
| US5969561A (en) * | 1998-03-05 | 1999-10-19 | Diablo Research Company, Llc | Integrated circuit having a variable RF resistor |
| JP2000150918A (ja) * | 1998-11-05 | 2000-05-30 | Toko Inc | ダイオード装置 |
| JP4653273B2 (ja) * | 1999-11-05 | 2011-03-16 | 富士電機システムズ株式会社 | 半導体装置、および、その製造方法 |
| JP2001250962A (ja) * | 2000-03-07 | 2001-09-14 | Toko Inc | ダイオード |
| US6429500B1 (en) | 2000-09-29 | 2002-08-06 | International Business Machines Corporation | Semiconductor pin diode for high frequency applications |
| DE102004009087B4 (de) * | 2004-02-25 | 2009-04-02 | Infineon Technologies Ag | Verfahren zum Einstellen der Durchbruchspannung eines Thyristors |
| US7189610B2 (en) * | 2004-10-18 | 2007-03-13 | Semiconductor Components Industries, L.L.C. | Semiconductor diode and method therefor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2549614C3 (de) * | 1975-11-05 | 1979-05-10 | Nikolai Michailovitsch Belenkov | Halbleiterschalter |
| GB1587540A (en) * | 1977-12-20 | 1981-04-08 | Philips Electronic Associated | Gate turn-off diodes and arrangements including such diodes |
| US4267557A (en) * | 1978-06-08 | 1981-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
| SE414357B (sv) * | 1978-08-17 | 1980-07-21 | Asea Ab | Overspenningsskydd for skydd av halvledarkomponenter av lageffekttyp |
| JPS59181679A (ja) * | 1983-03-31 | 1984-10-16 | Nippon Denso Co Ltd | 半導体装置 |
-
1990
- 1990-07-16 FR FR9009342A patent/FR2664744B1/fr not_active Expired - Fee Related
-
1991
- 1991-07-12 DE DE69113551T patent/DE69113551T2/de not_active Expired - Fee Related
- 1991-07-12 EP EP91420248A patent/EP0467803B1/fr not_active Expired - Lifetime
- 1991-07-12 JP JP19735191A patent/JP3185262B2/ja not_active Expired - Fee Related
- 1991-07-15 US US07/730,167 patent/US5181083A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2664744A1 (fr) | 1992-01-17 |
| FR2664744B1 (fr) | 1993-08-06 |
| US5181083A (en) | 1993-01-19 |
| DE69113551T2 (de) | 1996-05-15 |
| EP0467803A1 (fr) | 1992-01-22 |
| JPH05167087A (ja) | 1993-07-02 |
| DE69113551D1 (de) | 1995-11-09 |
| EP0467803B1 (fr) | 1995-10-04 |
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