JP2000058874A - ショットキーバリア半導体装置およびその製法 - Google Patents
ショットキーバリア半導体装置およびその製法Info
- Publication number
- JP2000058874A JP2000058874A JP22845598A JP22845598A JP2000058874A JP 2000058874 A JP2000058874 A JP 2000058874A JP 22845598 A JP22845598 A JP 22845598A JP 22845598 A JP22845598 A JP 22845598A JP 2000058874 A JP2000058874 A JP 2000058874A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- conductivity type
- semiconductor layer
- region
- schottky barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 逆方向のリーク電流を小さくしながら順方向
電圧が低い、省電力で低電圧駆動が可能なショットキー
バリア半導体装置およびその製法を提供する。 【解決手段】 ｎ+ 形である高不純物濃度の第１導電形
の半導体基板１上にｎ-形である低不純物濃度の第１導
電形の半導体層２がエピタキシャル成長され、その半導
体層２の表面側に少なくとも２以上の領域に亘り、ｐ+
形である第２導電形の半導体領域６が隣接して設けら
れ、半導体層２の動作領域の表面にショットキーバリア
を形成する金属層３が設けられている。そして、前記隣
接する第２導電形の半導体領域６が形成されないで動作
領域となる低不純物濃度の第１導電形の半導体層２の厚
さｈが、第２導電形の半導体領域６の上面と半導体基板
１の上面との距離ｇより小さくなるように形成されてい
る。
電圧が低い、省電力で低電圧駆動が可能なショットキー
バリア半導体装置およびその製法を提供する。 【解決手段】 ｎ+ 形である高不純物濃度の第１導電形
の半導体基板１上にｎ-形である低不純物濃度の第１導
電形の半導体層２がエピタキシャル成長され、その半導
体層２の表面側に少なくとも２以上の領域に亘り、ｐ+
形である第２導電形の半導体領域６が隣接して設けら
れ、半導体層２の動作領域の表面にショットキーバリア
を形成する金属層３が設けられている。そして、前記隣
接する第２導電形の半導体領域６が形成されないで動作
領域となる低不純物濃度の第１導電形の半導体層２の厚
さｈが、第２導電形の半導体領域６の上面と半導体基板
１の上面との距離ｇより小さくなるように形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板上の動作
層とする半導体層上にショットキーバリアを形成する金
属層が設けられるショットキーバリア半導体装置および
その製法に関する。さらに詳しくは、リーク電流が少な
く、かつ、順方向電圧の低いショットキーバリア半導体
装置およびその製法に関する。
層とする半導体層上にショットキーバリアを形成する金
属層が設けられるショットキーバリア半導体装置および
その製法に関する。さらに詳しくは、リーク電流が少な
く、かつ、順方向電圧の低いショットキーバリア半導体
装置およびその製法に関する。
【０００２】
【従来の技術】ショットキーバリアダイオード（ＳＢ
Ｄ）は、スイッチング特性が高速で、順方向損失が小さ
いため、高周波用の整流回路に広く用いられている。従
来のＳＢＤは、たとえば図６に断面説明図が示されるよ
うな構造になっている。すなわち、図６において、１は
たとえばシリコンなどからなるｎ+ 形の半導体基板で、
２は半導体基板１の上にエピタキシャル成長された、た
とえばｎ- 形の動作層となる半導体層、３はモリブデン
（Ｍｏ）などからなり、ショットキーバリアを形成する
金属層、４は金属層３の外周近傍の半導体層２の表面側
にｐ+ 形ドーパントが拡散されて、ショットキー接合の
周辺部での耐圧を向上させるために形成されたガードリ
ングである。５は半導体層２の表面に熱酸化法またはＣ
ＶＤ法などにより形成された、たとえばＳｉＯ2 などか
らなる絶縁膜である。
Ｄ）は、スイッチング特性が高速で、順方向損失が小さ
いため、高周波用の整流回路に広く用いられている。従
来のＳＢＤは、たとえば図６に断面説明図が示されるよ
うな構造になっている。すなわち、図６において、１は
たとえばシリコンなどからなるｎ+ 形の半導体基板で、
２は半導体基板１の上にエピタキシャル成長された、た
とえばｎ- 形の動作層となる半導体層、３はモリブデン
（Ｍｏ）などからなり、ショットキーバリアを形成する
金属層、４は金属層３の外周近傍の半導体層２の表面側
にｐ+ 形ドーパントが拡散されて、ショットキー接合の
周辺部での耐圧を向上させるために形成されたガードリ
ングである。５は半導体層２の表面に熱酸化法またはＣ
ＶＤ法などにより形成された、たとえばＳｉＯ2 などか
らなる絶縁膜である。
【０００３】この金属層３と半導体層２とのショットキ
ー接合により得られるＳＢＤの順方向電圧ＶF や逆方向
のリーク電流ＩR の特性は、金属材料と半導体層との固
有の障壁値により、図７に示されるように変化する。こ
の種のショットキー接合を得るための金属材料として
は、取扱い易さ、経済性、信頼性などの点からＴｉやＭ
ｏなどが実用的に用いられるが、それらの材料の障壁値
に応じて、順方向電圧および逆方向のリーク電流が定ま
る。そして、順方向電圧と逆方向のリーク電流との間に
は相反関係があり、リーク電流が小さい材料は順方向電
圧が高くなり、順方向電圧の低い材料は逆方向のリーク
電流が大きくなり、リーク電流および順方向電圧の両方
を共に低くすることができない。
ー接合により得られるＳＢＤの順方向電圧ＶF や逆方向
のリーク電流ＩR の特性は、金属材料と半導体層との固
有の障壁値により、図７に示されるように変化する。こ
の種のショットキー接合を得るための金属材料として
は、取扱い易さ、経済性、信頼性などの点からＴｉやＭ
ｏなどが実用的に用いられるが、それらの材料の障壁値
に応じて、順方向電圧および逆方向のリーク電流が定ま
る。そして、順方向電圧と逆方向のリーク電流との間に
は相反関係があり、リーク電流が小さい材料は順方向電
圧が高くなり、順方向電圧の低い材料は逆方向のリーク
電流が大きくなり、リーク電流および順方向電圧の両方
を共に低くすることができない。
【０００４】一方、特公昭５９−３５１８３号公報に
は、ショットキーバリア半導体装置の逆方向リーク電流
を低くすることにより逆方向の耐圧を高くするため、図
８に示されるような構造が開示されている。すなわち、
図８において、１〜５は図６と同じ部分を示し、６は、
動作層とするｎ- 形の半導体層２の表面に島状または短
冊状に設けられるｐ+ 形の半導体領域で、半導体層２側
に形成される空乏層により逆方向のリーク電流を減少さ
せることにより耐圧を向上させる構造である。
は、ショットキーバリア半導体装置の逆方向リーク電流
を低くすることにより逆方向の耐圧を高くするため、図
８に示されるような構造が開示されている。すなわち、
図８において、１〜５は図６と同じ部分を示し、６は、
動作層とするｎ- 形の半導体層２の表面に島状または短
冊状に設けられるｐ+ 形の半導体領域で、半導体層２側
に形成される空乏層により逆方向のリーク電流を減少さ
せることにより耐圧を向上させる構造である。
【０００５】
【発明が解決しようとする課題】前述のように、従来の
ショットキーバリアを形成する実用的な金属材料を使用
するショットキーバリア特性は、その材料に応じた順方
向電圧およびリーク電流の特性を有しており、その相反
特性を避けることができない。また、逆方向のリーク電
流を低下させるため、前述の動作層とする半導体層の表
面にその半導体層と異なる導電形（たとえばｎ形半導体
層に対するｐ形領域）の半導体領域を形成すると、その
ｐ形領域は動作領域にならないため、半導体層の動作領
域の面積が小さくなる。面積が小さくなると、金属層と
半導体基板の裏面に設けられる電極との間の直列抵抗が
増大し、結局は順方向電圧が高くなるという問題があ
る。ショットキーバリア半導体装置は、その順方向電圧
が低いことに特徴があるが、近年の電子機器の軽薄短小
化および省電力で低電圧駆動化に伴い、チップ面積を大
きくしないで、順方向電圧および逆方向リーク電流の両
方をなお一層低下させた高性能のショットキーバリア半
導体装置が要望されている。
ショットキーバリアを形成する実用的な金属材料を使用
するショットキーバリア特性は、その材料に応じた順方
向電圧およびリーク電流の特性を有しており、その相反
特性を避けることができない。また、逆方向のリーク電
流を低下させるため、前述の動作層とする半導体層の表
面にその半導体層と異なる導電形（たとえばｎ形半導体
層に対するｐ形領域）の半導体領域を形成すると、その
ｐ形領域は動作領域にならないため、半導体層の動作領
域の面積が小さくなる。面積が小さくなると、金属層と
半導体基板の裏面に設けられる電極との間の直列抵抗が
増大し、結局は順方向電圧が高くなるという問題があ
る。ショットキーバリア半導体装置は、その順方向電圧
が低いことに特徴があるが、近年の電子機器の軽薄短小
化および省電力で低電圧駆動化に伴い、チップ面積を大
きくしないで、順方向電圧および逆方向リーク電流の両
方をなお一層低下させた高性能のショットキーバリア半
導体装置が要望されている。
【０００６】また、たとえば特公昭５９−３５１８３号
公報にも示されるように、従来は逆方向耐圧を高くする
ことが課題の１つであり、逆方向の耐圧を高くするため
には、ｐ形の拡散領域の下端と半導体層２の下端との距
離を大きくする必要がある。そのため、一層順方向の直
列抵抗が大きくなり、順方向電圧が高くなるという問題
がある。一方、近年ではショットキーバリア半導体装置
もＩＣなどと共に電源の２次側の低い電圧で使用される
ケースが多くなり、逆方向耐圧もたとえば３０Ｖ程度の
数十Ｖを満たせばよい反面、前述のように、電子機器の
省電力化、低電圧駆動化に伴って、より一層順方向電圧
が低く、リーク電流の小さいショットキーバリア半導体
装置が要望されている。
公報にも示されるように、従来は逆方向耐圧を高くする
ことが課題の１つであり、逆方向の耐圧を高くするため
には、ｐ形の拡散領域の下端と半導体層２の下端との距
離を大きくする必要がある。そのため、一層順方向の直
列抵抗が大きくなり、順方向電圧が高くなるという問題
がある。一方、近年ではショットキーバリア半導体装置
もＩＣなどと共に電源の２次側の低い電圧で使用される
ケースが多くなり、逆方向耐圧もたとえば３０Ｖ程度の
数十Ｖを満たせばよい反面、前述のように、電子機器の
省電力化、低電圧駆動化に伴って、より一層順方向電圧
が低く、リーク電流の小さいショットキーバリア半導体
装置が要望されている。
【０００７】本発明はこのような問題を解決するために
なされたもので、逆方向のリーク電流を小さくしながら
順方向電圧が低い、省電力で低電圧駆動が可能なショッ
トキーバリア半導体装置およびその製法を提供すること
を目的とする。
なされたもので、逆方向のリーク電流を小さくしながら
順方向電圧が低い、省電力で低電圧駆動が可能なショッ
トキーバリア半導体装置およびその製法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明によるショットキ
ーバリア半導体装置は、高不純物濃度の第１導電形の半
導体基板と、該半導体基板上にエピタキシャル成長され
る低不純物濃度の第１導電形の半導体層と、該半導体層
の表面側に少なくとも２以上の領域に亘り隣接して設け
られる第２導電形の半導体領域と、前記半導体層および
前記第２導電形の半導体領域の表面に設けられるショッ
トキーバリアを形成する金属層とからなり、前記第２導
電形の半導体領域が形成されないで動作領域となる前記
低不純物濃度の第１導電形の半導体層の厚さが、前記第
２導電形の半導体領域の上面と前記半導体基板の上面と
の距離より小さくなるように形成されている。
ーバリア半導体装置は、高不純物濃度の第１導電形の半
導体基板と、該半導体基板上にエピタキシャル成長され
る低不純物濃度の第１導電形の半導体層と、該半導体層
の表面側に少なくとも２以上の領域に亘り隣接して設け
られる第２導電形の半導体領域と、前記半導体層および
前記第２導電形の半導体領域の表面に設けられるショッ
トキーバリアを形成する金属層とからなり、前記第２導
電形の半導体領域が形成されないで動作領域となる前記
低不純物濃度の第１導電形の半導体層の厚さが、前記第
２導電形の半導体領域の上面と前記半導体基板の上面と
の距離より小さくなるように形成されている。
【０００９】この構造にすることにより、動作層とする
第１導電形の半導体層に第２導電形の半導体領域が形成
されることにより、その空乏層により逆方向のリーク電
流が阻止されてリーク電流を抑制することができ、動作
領域となる低不純物濃度の半導体層はその厚さが薄くな
って直列抵抗が減少し順方向電圧を低下させることがで
きる。
第１導電形の半導体層に第２導電形の半導体領域が形成
されることにより、その空乏層により逆方向のリーク電
流が阻止されてリーク電流を抑制することができ、動作
領域となる低不純物濃度の半導体層はその厚さが薄くな
って直列抵抗が減少し順方向電圧を低下させることがで
きる。
【００１０】前記第２導電形の半導体領域が形成されな
いで動作領域となる第１導電形の半導体層の表面の一部
が除去される構造にすれば、表面を選択的に酸化してエ
ッチングしたり、直接選択的にエッチングすることによ
り、第１導電形の半導体層を簡単にしかも制御よく薄く
することができる。
いで動作領域となる第１導電形の半導体層の表面の一部
が除去される構造にすれば、表面を選択的に酸化してエ
ッチングしたり、直接選択的にエッチングすることによ
り、第１導電形の半導体層を簡単にしかも制御よく薄く
することができる。
【００１１】前記第２導電形の半導体領域が形成されな
いで動作領域となる第１導電形半導体層の前記半導体基
板側に第１導電形の高不純物濃度の埋込領域が形成され
ることにより、さらに前記低不純物濃度の半導体層が薄
くされることにより、より一層直列抵抗を下げることが
できて順方向電圧を低下させることに寄与する。
いで動作領域となる第１導電形半導体層の前記半導体基
板側に第１導電形の高不純物濃度の埋込領域が形成され
ることにより、さらに前記低不純物濃度の半導体層が薄
くされることにより、より一層直列抵抗を下げることが
できて順方向電圧を低下させることに寄与する。
【００１２】本発明のショットキーバリア半導体装置の
製法は、（ａ）高不純物濃度の第１導電形の半導体基板
上に低不純物濃度の第１導電形の半導体層をエピタキシ
ャル成長し、（ｂ）該エピタキシャル成長された半導体
層の動作領域の表面にマスクを形成して第２導電形の不
純物を導入することにより、隣接する２以上の第２導電
形の半導体領域を形成し、（ｃ）該第２導電形の半導体
領域の表面を被覆して前記第１導電形の半導体層を露出
させる耐酸化性のマスクを、前記半導体層が設けられた
基板の表面に形成して酸化することにより、前記第１導
電形の半導体層の露出面を酸化し、（ｄ）前記耐酸化性
マスクおよび前記酸化により形成された酸化膜を除去
し、（ｅ）前記酸化膜の除去により露出する第１導電形
の半導体層および前記第２導電形の半導体領域上にショ
ットキーバリアを形成する金属層を設けることを特徴と
する。
製法は、（ａ）高不純物濃度の第１導電形の半導体基板
上に低不純物濃度の第１導電形の半導体層をエピタキシ
ャル成長し、（ｂ）該エピタキシャル成長された半導体
層の動作領域の表面にマスクを形成して第２導電形の不
純物を導入することにより、隣接する２以上の第２導電
形の半導体領域を形成し、（ｃ）該第２導電形の半導体
領域の表面を被覆して前記第１導電形の半導体層を露出
させる耐酸化性のマスクを、前記半導体層が設けられた
基板の表面に形成して酸化することにより、前記第１導
電形の半導体層の露出面を酸化し、（ｄ）前記耐酸化性
マスクおよび前記酸化により形成された酸化膜を除去
し、（ｅ）前記酸化膜の除去により露出する第１導電形
の半導体層および前記第２導電形の半導体領域上にショ
ットキーバリアを形成する金属層を設けることを特徴と
する。
【００１３】前記隣接する第２導電形の半導体領域の間
隔と、該第２導電形の半導体領域の底面および前記第１
導電形の半導体層の底面の間隔との比が１：１〜２にな
るように前記第２導電形の半導体領域を形成すること
が、リーク電流を防止する空乏層を最大限に設けると共
に、第１導電形の半導体層が所望の耐圧に耐え得る最低
限の厚さになり、より一層リーク電流を防止しながら直
列抵抗を下げることができて順方向電圧を低下させるこ
とに寄与する。
隔と、該第２導電形の半導体領域の底面および前記第１
導電形の半導体層の底面の間隔との比が１：１〜２にな
るように前記第２導電形の半導体領域を形成すること
が、リーク電流を防止する空乏層を最大限に設けると共
に、第１導電形の半導体層が所望の耐圧に耐え得る最低
限の厚さになり、より一層リーク電流を防止しながら直
列抵抗を下げることができて順方向電圧を低下させるこ
とに寄与する。
【００１４】
【発明の実施の形態】つぎに、図面を参照しながら本発
明のショットキーバリア半導体装置およびその製法につ
いて説明をする。
明のショットキーバリア半導体装置およびその製法につ
いて説明をする。
【００１５】本発明のショットキーバリア半導体装置
は、その一実施形態の断面説明図が図１（ａ）に示され
るように、たとえばｎ+ 形である高不純物濃度の第１導
電形の半導体基板１上にｎ- 形である低不純物濃度の第
１導電形の半導体層２がエピタキシャル成長され、その
半導体層２の表面側に少なくとも２以上の領域に亘り、
ｐ+ 形である第２導電形の半導体領域６が隣接して設け
られ、半導体層２の動作領域の表面にショットキーバリ
アを形成する金属層３が設けられている。そして、前記
隣接する第２導電形の半導体領域６が形成されないで動
作領域となる低不純物濃度の第１導電形の半導体層２の
厚さｈが、第２導電形の半導体領域６の上面と半導体基
板１の上面（半導体層２の底面）との距離ｇより小さく
なるように形成されている。
は、その一実施形態の断面説明図が図１（ａ）に示され
るように、たとえばｎ+ 形である高不純物濃度の第１導
電形の半導体基板１上にｎ- 形である低不純物濃度の第
１導電形の半導体層２がエピタキシャル成長され、その
半導体層２の表面側に少なくとも２以上の領域に亘り、
ｐ+ 形である第２導電形の半導体領域６が隣接して設け
られ、半導体層２の動作領域の表面にショットキーバリ
アを形成する金属層３が設けられている。そして、前記
隣接する第２導電形の半導体領域６が形成されないで動
作領域となる低不純物濃度の第１導電形の半導体層２の
厚さｈが、第２導電形の半導体領域６の上面と半導体基
板１の上面（半導体層２の底面）との距離ｇより小さく
なるように形成されている。
【００１６】半導体基板１は、たとえば不純物濃度が１
×１０19ｃｍ-3程度のｎ+ 型のシリコンからなり、厚さ
がたとえば２００〜２５０μｍ程度に形成されている。
半導体基板１の上に設けられる半導体層２は、不純物濃
度がたとえば１×１０15ｃｍ -3程度のｎ- 型のシリコン
半導体層で、たとえば４〜６.５μｍ程度の厚さにエピ
タキシャル成長されている。
×１０19ｃｍ-3程度のｎ+ 型のシリコンからなり、厚さ
がたとえば２００〜２５０μｍ程度に形成されている。
半導体基板１の上に設けられる半導体層２は、不純物濃
度がたとえば１×１０15ｃｍ -3程度のｎ- 型のシリコン
半導体層で、たとえば４〜６.５μｍ程度の厚さにエピ
タキシャル成長されている。
【００１７】半導体層２の動作領域となる部分の外周部
の表面にガードリング４とするｐ+形領域が１.５〜２μ
ｍ程度の深さに設けられている。このガードリング４と
同時に動作層とする半導体層２の表面に図１（ｂ）に平
面図が示されるように、ｐ + 形の半導体領域６がマトリ
クス状に形成されている（図では９個示されているが、
実際には数百個程度形成される）。このｐ+ 形の半導体
領域６は、マトリクス状でなくても短冊状でもよいが、
マトリクス状に設けることにより、動作領域の面積の減
少を最低限にしながら、動作領域における空乏層を最大
限に広げることができるため好ましい。半導体領域６の
の大きさは、たとえば２μｍ四方程度の大きさで、深さ
はガードリング４と同じ１.５〜２μｍ程度の深さに形
成される。また、その間隔ｗは隣接する半導体領域６の
ｐｎ接合の空乏層が接する程度の幅に形成され、たとえ
ば空乏層の広がる幅が１.５μｍ程度であれば、２.５〜
３.５μｍ程度に形成される。
の表面にガードリング４とするｐ+形領域が１.５〜２μ
ｍ程度の深さに設けられている。このガードリング４と
同時に動作層とする半導体層２の表面に図１（ｂ）に平
面図が示されるように、ｐ + 形の半導体領域６がマトリ
クス状に形成されている（図では９個示されているが、
実際には数百個程度形成される）。このｐ+ 形の半導体
領域６は、マトリクス状でなくても短冊状でもよいが、
マトリクス状に設けることにより、動作領域の面積の減
少を最低限にしながら、動作領域における空乏層を最大
限に広げることができるため好ましい。半導体領域６の
の大きさは、たとえば２μｍ四方程度の大きさで、深さ
はガードリング４と同じ１.５〜２μｍ程度の深さに形
成される。また、その間隔ｗは隣接する半導体領域６の
ｐｎ接合の空乏層が接する程度の幅に形成され、たとえ
ば空乏層の広がる幅が１.５μｍ程度であれば、２.５〜
３.５μｍ程度に形成される。
【００１８】一方、ｐ+ 形の半導体領域６の下層の半導
体層２の厚さ（深さ）ｄは大きいほど耐圧を高くするこ
とができるが、数十Ｖの耐圧が得られる程度の最低限の
深さになるように形成されることが好ましい。具体的に
は、空乏層の広がり（１.５μｍ程度）の下側にさらに
１〜３μｍ程度の厚さが確保されるように、２.５〜４.
５μｍ程度になるように形成される。すなわち、ｐ+ 形
の半導体領域６の間隔ｗと、ｐ+ 形の半導体領域６の下
側の半導体層２の深さｄとの比が１：１〜２程度になる
ように形成されることが好ましい。
体層２の厚さ（深さ）ｄは大きいほど耐圧を高くするこ
とができるが、数十Ｖの耐圧が得られる程度の最低限の
深さになるように形成されることが好ましい。具体的に
は、空乏層の広がり（１.５μｍ程度）の下側にさらに
１〜３μｍ程度の厚さが確保されるように、２.５〜４.
５μｍ程度になるように形成される。すなわち、ｐ+ 形
の半導体領域６の間隔ｗと、ｐ+ 形の半導体領域６の下
側の半導体層２の深さｄとの比が１：１〜２程度になる
ように形成されることが好ましい。
【００１９】さらに、ｐ+ 形の半導体領域６で挟まれる
動作領域Ａであるｎ- 型の半導体層２の表面は凹部１４
が形成されており、その表面と半導体基板１の上面との
距離ｈは、ｐ+ 形の半導体領域６の表面と半導体基板１
の表面との距離ｇより１〜１.５μｍ程度小さくなって
いる。この凹部１４は、たとえばｐ+ 形の半導体領域６
の表面にチッ化シリコンなどの耐酸化性のマスクを形成
して酸化させることによりｎ- 型の半導体層２の露出し
ている表面側のみを酸化させ、その後にエッチングによ
り酸化膜を除去したり、マスクをして直接エッチングを
することもできる。酸化膜を形成してその酸化膜をエッ
チングすることが、オーバーエッチングの虞れもなく、
正確な厚さで酸化膜を形成しやすく、凹部１４の深さも
コントロールしやすいため好ましい。
動作領域Ａであるｎ- 型の半導体層２の表面は凹部１４
が形成されており、その表面と半導体基板１の上面との
距離ｈは、ｐ+ 形の半導体領域６の表面と半導体基板１
の表面との距離ｇより１〜１.５μｍ程度小さくなって
いる。この凹部１４は、たとえばｐ+ 形の半導体領域６
の表面にチッ化シリコンなどの耐酸化性のマスクを形成
して酸化させることによりｎ- 型の半導体層２の露出し
ている表面側のみを酸化させ、その後にエッチングによ
り酸化膜を除去したり、マスクをして直接エッチングを
することもできる。酸化膜を形成してその酸化膜をエッ
チングすることが、オーバーエッチングの虞れもなく、
正確な厚さで酸化膜を形成しやすく、凹部１４の深さも
コントロールしやすいため好ましい。
【００２０】金属層３は、半導体層とショットキーバリ
ア（ショットキー接合）を形成するためのもので、ｐ+
形の半導体領域６が形成された半導体層２の動作領域Ａ
の外周のガードリング４の一部より外側には絶縁膜５を
形成しておき、動作領域Ａの表面上に（ｐ+ 形の半導体
領域６も含めて）スパッタリング、真空蒸着などにより
０.５〜１μｍ程度の厚さに形成されている。この金属
層３としては、前述のようにその材料により障壁値が異
なるが、たとえばチタン（Ｔｉ）またはモリブデン（Ｍ
ｏ）などが用いられる。この金属層３の表面には、さら
に銀（Ａｇ）またはアルミニウム（Ａｌ）などの図示し
ないオーバーメタルがスパッタリング、真空蒸着などの
方法により、１〜５μｍ程度の厚さに設けられ、金属層
３と完全に電気的に接続されて電極パッドとされてい
る。また、図示されていないが、半導体基板１の裏面に
はＮｉやＡｕなどからなる電極が形成される。
ア（ショットキー接合）を形成するためのもので、ｐ+
形の半導体領域６が形成された半導体層２の動作領域Ａ
の外周のガードリング４の一部より外側には絶縁膜５を
形成しておき、動作領域Ａの表面上に（ｐ+ 形の半導体
領域６も含めて）スパッタリング、真空蒸着などにより
０.５〜１μｍ程度の厚さに形成されている。この金属
層３としては、前述のようにその材料により障壁値が異
なるが、たとえばチタン（Ｔｉ）またはモリブデン（Ｍ
ｏ）などが用いられる。この金属層３の表面には、さら
に銀（Ａｇ）またはアルミニウム（Ａｌ）などの図示し
ないオーバーメタルがスパッタリング、真空蒸着などの
方法により、１〜５μｍ程度の厚さに設けられ、金属層
３と完全に電気的に接続されて電極パッドとされてい
る。また、図示されていないが、半導体基板１の裏面に
はＮｉやＡｕなどからなる電極が形成される。
【００２１】つぎに、図１に示されるショットキーバリ
ア半導体装置の製法について図２を参照しながら説明を
する。
ア半導体装置の製法について図２を参照しながら説明を
する。
【００２２】まず、図２（ａ）に示されるように、たと
えば不純物濃度が１×１０19ｃｍ-3程度のｎ+ 形半導体
基板の表面に不純物濃度がたとえば１×１０15ｃｍ-3程
度のｎ- 型のシリコン半導体層を４〜６.５μｍ程度の
厚さにエピタキシャル成長する。
えば不純物濃度が１×１０19ｃｍ-3程度のｎ+ 形半導体
基板の表面に不純物濃度がたとえば１×１０15ｃｍ-3程
度のｎ- 型のシリコン半導体層を４〜６.５μｍ程度の
厚さにエピタキシャル成長する。
【００２３】つぎに、図２（ｂ）に示されるように、半
導体層２の表面にＣＶＤ法などによりＳｉＯ2 などから
なる絶縁膜を設け、第２導電形の半導体領域６を形成す
る部分のみを開口したマスク１１を形成し、ボロン
（Ｂ）などの不純物を導入して拡散することにより、ｐ
+ 形の半導体領域６をその深さが１.５〜２μｍ程度で
その大きさが２μｍ角程度になるように形成する。
導体層２の表面にＣＶＤ法などによりＳｉＯ2 などから
なる絶縁膜を設け、第２導電形の半導体領域６を形成す
る部分のみを開口したマスク１１を形成し、ボロン
（Ｂ）などの不純物を導入して拡散することにより、ｐ
+ 形の半導体領域６をその深さが１.５〜２μｍ程度で
その大きさが２μｍ角程度になるように形成する。
【００２４】ついで、マスク１１を除去し、さらにチッ
化シリコン膜などの耐酸化性絶縁膜を同様にＣＶＤ法な
どにより成膜し、前述のｐ+ 形の半導体領域６のみが被
覆され、ｐ+ 形の半導体領域６により挟まれるｎ- 形半
導体層２が露出されるようにホトリソグラフィ技術によ
りパターニングすることにより、耐酸化性のマスク１２
を形成する。そして、酸化性雰囲気で１０００〜１２０
０℃程度で２５０〜３５０分程度の熱処理をすることに
より、図２（ｃ）に示されるように、１〜１.５μｍ程
度の厚さの酸化膜１３を形成する。
化シリコン膜などの耐酸化性絶縁膜を同様にＣＶＤ法な
どにより成膜し、前述のｐ+ 形の半導体領域６のみが被
覆され、ｐ+ 形の半導体領域６により挟まれるｎ- 形半
導体層２が露出されるようにホトリソグラフィ技術によ
りパターニングすることにより、耐酸化性のマスク１２
を形成する。そして、酸化性雰囲気で１０００〜１２０
０℃程度で２５０〜３５０分程度の熱処理をすることに
より、図２（ｃ）に示されるように、１〜１.５μｍ程
度の厚さの酸化膜１３を形成する。
【００２５】ついで、図２（ｄ）に示されるように、耐
酸化性マスク１２および前記酸化により形成された酸化
膜１３をフッ酸などのエッチング液により除去し、ｐ+
形の半導体領域６により挟まれるｎ- 形半導体層２の露
出面に凹部１４を形成する。
酸化性マスク１２および前記酸化により形成された酸化
膜１３をフッ酸などのエッチング液により除去し、ｐ+
形の半導体領域６により挟まれるｎ- 形半導体層２の露
出面に凹部１４を形成する。
【００２６】その後、酸化膜の除去により露出するｎ-
形半導体層２およびｐ+ 形の半導体領域６の表面にショ
ットキーバリアを形成する金属、たとえばＴｉまたはＭ
ｏをスパッタリングにより０.５〜１μｍ程度の厚さに
成膜してガードリング４の周囲まで覆われるようにパタ
ーニングをすることにより金属層３を形成することによ
り、図１に示されるショットキーバリアダイオードが得
られる。その後、図示されていないが、表面側にさらに
ＡｇまたはＡｌなどのオーバーコート膜が設けられ、ま
た半導体基板１の裏面にＮｉやＡｕなどからなる電極が
それぞれスパッタリングなどにより形成される。
形半導体層２およびｐ+ 形の半導体領域６の表面にショ
ットキーバリアを形成する金属、たとえばＴｉまたはＭ
ｏをスパッタリングにより０.５〜１μｍ程度の厚さに
成膜してガードリング４の周囲まで覆われるようにパタ
ーニングをすることにより金属層３を形成することによ
り、図１に示されるショットキーバリアダイオードが得
られる。その後、図示されていないが、表面側にさらに
ＡｇまたはＡｌなどのオーバーコート膜が設けられ、ま
た半導体基板１の裏面にＮｉやＡｕなどからなる電極が
それぞれスパッタリングなどにより形成される。
【００２７】図１に示される構造のショットキーバリア
ダイオードの順方向電圧ＶF に対する順方向電流ＩF の
関係を図４に、逆方向電圧ＶR に対するリーク電流ＩR
の関係を図５に、それぞれ従来の図６に示される構造の
特性Ｑ１および図８に示される構造の特性Ｑ２と対比し
て本発明の特性Ｐで示す。図４から明らかなように、順
方向電圧については、従来の図８に示される構造の特性
Ｑ２が電流が多くなると順方向電圧も高くなるのに対し
て、本発明の特性Ｐは、電流が多くなっても順方向電圧
の上昇はそれ程大きくならない。また、逆方向電圧に対
するリーク電流の本発明の特性Ｐは、従来の図８に示さ
れる構造の特性Ｑ２と殆ど差がなく、リーク電流に関し
ても高特性を維持していることが分る。
ダイオードの順方向電圧ＶF に対する順方向電流ＩF の
関係を図４に、逆方向電圧ＶR に対するリーク電流ＩR
の関係を図５に、それぞれ従来の図６に示される構造の
特性Ｑ１および図８に示される構造の特性Ｑ２と対比し
て本発明の特性Ｐで示す。図４から明らかなように、順
方向電圧については、従来の図８に示される構造の特性
Ｑ２が電流が多くなると順方向電圧も高くなるのに対し
て、本発明の特性Ｐは、電流が多くなっても順方向電圧
の上昇はそれ程大きくならない。また、逆方向電圧に対
するリーク電流の本発明の特性Ｐは、従来の図８に示さ
れる構造の特性Ｑ２と殆ど差がなく、リーク電流に関し
ても高特性を維持していることが分る。
【００２８】本発明によれば、動作層とする第１導電形
の半導体層の表面側に第２導電形の半導体領域６が複数
個隣接して設けられているため、その間に形成される空
乏層により、逆方向電圧に対するリーク電流を阻止する
ことができ、逆方向のリーク電流を非常に小さくするこ
とができる。一方、第２導電形の半導体領域６により挟
まれる動作領域Ａとなる第１導電形の半導体層２は、そ
の表面がエッチングなどにより除去されて凹部１４が形
成されているため、図に示される構造の上下に設けられ
る電極間の抵抗の大きい半導体層２が薄くなり、直列抵
抗が小さくなる。そのため、第２導電形の半導体領域６
が設けられることにより、面積が小さくなって直列抵抗
が増加してもその増加分を相殺して直列抵抗を小さくす
ることができる。その結果、リーク電流を小さくしなが
ら順方向電圧を低くすることができるショットキーバリ
ア半導体装置が得られる。
の半導体層の表面側に第２導電形の半導体領域６が複数
個隣接して設けられているため、その間に形成される空
乏層により、逆方向電圧に対するリーク電流を阻止する
ことができ、逆方向のリーク電流を非常に小さくするこ
とができる。一方、第２導電形の半導体領域６により挟
まれる動作領域Ａとなる第１導電形の半導体層２は、そ
の表面がエッチングなどにより除去されて凹部１４が形
成されているため、図に示される構造の上下に設けられ
る電極間の抵抗の大きい半導体層２が薄くなり、直列抵
抗が小さくなる。そのため、第２導電形の半導体領域６
が設けられることにより、面積が小さくなって直列抵抗
が増加してもその増加分を相殺して直列抵抗を小さくす
ることができる。その結果、リーク電流を小さくしなが
ら順方向電圧を低くすることができるショットキーバリ
ア半導体装置が得られる。
【００２９】また、前述の製法によれば、エッチングは
酸化膜だけを選択的にエッチングすることができるた
め、オーバーエッチングの虞れがなく、また、ｎ形層と
ｐ形層とでエッチングレートが異なっていてもそれに伴
う段差が形成されず、滑らかな凹部１４を形成すること
ができる。しかも、酸化膜の厚さは酸化時間により精度
よくコントロールすることができ、正確な深さの凹部１
４を簡単に形成することができる。
酸化膜だけを選択的にエッチングすることができるた
め、オーバーエッチングの虞れがなく、また、ｎ形層と
ｐ形層とでエッチングレートが異なっていてもそれに伴
う段差が形成されず、滑らかな凹部１４を形成すること
ができる。しかも、酸化膜の厚さは酸化時間により精度
よくコントロールすることができ、正確な深さの凹部１
４を簡単に形成することができる。
【００３０】図３は、さらに順方向電圧を低くする他の
実施形態の断面説明図である。すなわち、前述の図１に
示される例で、第１導電形の半導体層の表面の凹部１４
を形成することにより、動作領域Ａの半導体層の厚さを
薄くし、それにより直列抵抗を低下させたが、図３に示
される例は、動作領域の表面に凹部１４を形成すると共
に、さらに動作領域Ａにおける半導体層２の半導体基板
１側に、ｎ+ 形である高不純物濃度の埋込領域７が形成
されることにより、ｎ- 形の半導体層２を動作領域Ａの
みで一層小さくしている。すなわち、動作領域Ａの部分
は、ｐ+ 形の半導体領域６がなく、高不純物濃度の埋込
領域７が設けられても、逆方向耐圧を低下させる要因は
ない。したがって、半導体層２をエピタキシャル成長す
る前に、半導体基板１のこの部分にｎ形不純物を導入し
ておき、半導体層２をエピタキシャル成長する際の拡散
により、高さが１〜２μｍ程度の高不純物濃度の埋込領
域７を形成することができる。その結果、図１の例より
さらに順方向電圧が低く、リーク電流の小さいショット
キーバリア半導体装置が得られる。
実施形態の断面説明図である。すなわち、前述の図１に
示される例で、第１導電形の半導体層の表面の凹部１４
を形成することにより、動作領域Ａの半導体層の厚さを
薄くし、それにより直列抵抗を低下させたが、図３に示
される例は、動作領域の表面に凹部１４を形成すると共
に、さらに動作領域Ａにおける半導体層２の半導体基板
１側に、ｎ+ 形である高不純物濃度の埋込領域７が形成
されることにより、ｎ- 形の半導体層２を動作領域Ａの
みで一層小さくしている。すなわち、動作領域Ａの部分
は、ｐ+ 形の半導体領域６がなく、高不純物濃度の埋込
領域７が設けられても、逆方向耐圧を低下させる要因は
ない。したがって、半導体層２をエピタキシャル成長す
る前に、半導体基板１のこの部分にｎ形不純物を導入し
ておき、半導体層２をエピタキシャル成長する際の拡散
により、高さが１〜２μｍ程度の高不純物濃度の埋込領
域７を形成することができる。その結果、図１の例より
さらに順方向電圧が低く、リーク電流の小さいショット
キーバリア半導体装置が得られる。
【００３１】
【発明の効果】本発明によれば、動作層とする第１導電
形の半導体層に、第２導電形の半導体領域が隣接して複
数個設けられているため、その空乏層の広がりによりリ
ーク電流を防止することができ、しかも、第２導電形の
半導体領域を設けることによる動作領域の面積の減少に
伴う抵抗の増加を第１導電形の半導体層の動作領域の厚
さを薄くすることにより相殺しているため、直列抵抗を
小さくすることができ、順方向電圧を低くすることがで
きる。その結果、低い順方向電圧で、リーク電流も小さ
い高特性のショットキーバリア半導体装置が得られ、電
子機器の軽薄短小化および省電力化に大きく寄与する。
形の半導体層に、第２導電形の半導体領域が隣接して複
数個設けられているため、その空乏層の広がりによりリ
ーク電流を防止することができ、しかも、第２導電形の
半導体領域を設けることによる動作領域の面積の減少に
伴う抵抗の増加を第１導電形の半導体層の動作領域の厚
さを薄くすることにより相殺しているため、直列抵抗を
小さくすることができ、順方向電圧を低くすることがで
きる。その結果、低い順方向電圧で、リーク電流も小さ
い高特性のショットキーバリア半導体装置が得られ、電
子機器の軽薄短小化および省電力化に大きく寄与する。
【図１】本発明のショットキーバリア半導体装置の一実
施形態の説明図である。
施形態の説明図である。
【図２】図１のショットキーバリア半導体装置の製造工
程を示す断面説明図である。
程を示す断面説明図である。
【図３】本発明のショットキーバリア半導体装置の他の
実施形態の断面説明図である。
実施形態の断面説明図である。
【図４】図１のショットキーバリア半導体装置のＶF −
ＩF 特性を示す図である。
ＩF 特性を示す図である。
【図５】図１のショットキーバリア半導体装置のＶR −
ＩR 特性を示す図である。
ＩR 特性を示す図である。
【図６】従来のショットキーバリア半導体装置の断面説
明図である。
明図である。
【図７】半導体層と金属層との間の障壁値と順方向電圧
ＶF および逆方向のリーク電流ＩR との関係図である。
ＶF および逆方向のリーク電流ＩR との関係図である。
【図８】従来のショットキーバリア半導体装置の他の構
造の断面説明図である。
造の断面説明図である。
１ 半導体基板 ２ ｎ- 形半導体層 ３ 金属層 ６ ｐ+ 形半導体領域 ７ 埋込領域 １４ 凹部
Claims (5)
- 【請求項１】 高不純物濃度の第１導電形の半導体基板
と、該半導体基板上にエピタキシャル成長される低不純
物濃度の第１導電形の半導体層と、該半導体層の表面側
に少なくとも２以上の領域に亘り隣接して設けられる第
２導電形の半導体領域と、前記半導体層および前記第２
導電形の半導体領域の表面に設けられるショットキーバ
リアを形成する金属層とからなり、前記第２導電形の半
導体領域が形成されないで動作領域となる前記低不純物
濃度の第１導電形の半導体層の厚さが、前記第２導電形
の半導体領域の上面と前記半導体基板の上面との距離よ
り小さくなるように形成されてなるショットキーバリア
半導体装置。 - 【請求項２】 前記第２導電形の半導体領域が形成され
ないで動作領域となる第１導電形の半導体層の表面の一
部が除去されることにより、前記第１導電形の半導体層
が薄くされてなる請求項１記載のショットキーバリア半
導体装置。 - 【請求項３】 前記第２導電形の半導体領域が形成され
ないで動作領域となる第１導電形半導体層の前記半導体
基板側に第１導電形の高不純物濃度の埋込領域が形成さ
れることにより、前記低不純物濃度の半導体層が薄くさ
れてなる請求項２記載のショットキーバリア半導体装
置。 - 【請求項４】 （ａ）高不純物濃度の第１導電形の半導
体基板上に低不純物濃度の第１導電形の半導体層をエピ
タキシャル成長し、（ｂ）該エピタキシャル成長された
半導体層の動作領域の表面にマスクを形成して第２導電
形の不純物を導入することにより、隣接する２以上の第
２導電形の半導体領域を形成し、（ｃ）該第２導電形の
半導体領域の表面を被覆して前記第１導電形の半導体層
を露出させる耐酸化性のマスクを、前記半導体層が設け
られた基板の表面に形成して酸化することにより、前記
第１導電形の半導体層の露出面を酸化し、（ｄ）前記耐
酸化性マスクおよび前記酸化により形成された酸化膜を
除去し、（ｅ）前記酸化膜の除去により露出する第１導
電形の半導体層および前記第２導電形の半導体領域上に
ショットキーバリアを形成する金属層を設けることを特
徴とするショットキーバリア半導体装置の製法。 - 【請求項５】 前記隣接する第２導電形の半導体領域の
間隔と、該第２導電形の半導体領域の底面および前記第
１導電形の半導体層の底面の間隔との比が１：１〜２に
なるように前記第２導電形の半導体領域を形成する請求
項４記載のショットキーバリア半導体装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22845598A JP3663301B2 (ja) | 1998-08-12 | 1998-08-12 | ショットキーバリア半導体装置およびその製法 |
| US09/368,897 US6307244B1 (en) | 1998-08-12 | 1999-08-06 | Schottky barrier semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22845598A JP3663301B2 (ja) | 1998-08-12 | 1998-08-12 | ショットキーバリア半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058874A true JP2000058874A (ja) | 2000-02-25 |
| JP3663301B2 JP3663301B2 (ja) | 2005-06-22 |
Family
ID=16876765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22845598A Expired - Fee Related JP3663301B2 (ja) | 1998-08-12 | 1998-08-12 | ショットキーバリア半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3663301B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010058524A1 (ja) * | 2008-11-19 | 2010-05-27 | 昭和電工株式会社 | 半導体装置および半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103646967B (zh) * | 2013-11-14 | 2016-08-24 | 中航（重庆）微电子有限公司 | 一种沟槽式肖特基二极管结构及其制备方法 |
-
1998
- 1998-08-12 JP JP22845598A patent/JP3663301B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010058524A1 (ja) * | 2008-11-19 | 2010-05-27 | 昭和電工株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2010123741A (ja) * | 2008-11-19 | 2010-06-03 | Showa Denko Kk | 半導体装置および半導体装置の製造方法 |
| US8637872B2 (en) | 2008-11-19 | 2014-01-28 | Showa Denko K.K. | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3663301B2 (ja) | 2005-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8143655B2 (en) | Trench schottky barrier diode with differential oxide thickness | |
| US9905666B2 (en) | Trench schottky rectifier device and method for manufacturing the same | |
| US7187054B2 (en) | Diode and method for manufacturing the same | |
| JP2005532698A (ja) | トレンチ型ショットキ・バリア・ダイオード | |
| EP0578973A1 (en) | Method of forming short-circuiting regions for insulated gate semiconductor devices | |
| US8728878B2 (en) | MOS P-N junction diode device and method for manufacturing the same | |
| US6936905B2 (en) | Two mask shottky diode with locos structure | |
| JP2012004197A (ja) | 半導体装置及びその製造方法 | |
| JP4091931B2 (ja) | ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法 | |
| JPH07131007A (ja) | 半導体装置 | |
| CN111129166B (zh) | 氧化镓基半导体结构及其制备方法 | |
| US20060131686A1 (en) | LOCOS-based junction-pinched schottky rectifier and its manufacturing methods | |
| JP3581027B2 (ja) | ショットキーバリア半導体装置 | |
| WO2009157299A1 (ja) | 半導体装置及びその製造方法 | |
| JP3663301B2 (ja) | ショットキーバリア半導体装置およびその製法 | |
| JP2000312013A (ja) | ショットキーバリア半導体装置 | |
| JP2000294805A (ja) | ショットキバリアダイオード及びその製造方法 | |
| JPH10125936A (ja) | ショットキーバリア半導体装置およびその製法 | |
| JP3067034B2 (ja) | ショットキーバリア半導体装置 | |
| JP3625380B2 (ja) | ショットキーバリア半導体装置およびその製法 | |
| JPH11145155A (ja) | 半絶縁ポリシリコン（ｓｉｐｏｓ）膜を用いた電力半導体装置の製造方法 | |
| JPH0864845A (ja) | ショットキーバリアダイオードおよびその製造方法 | |
| JPH10125937A (ja) | ショットキーバリア半導体装置 | |
| JP3620344B2 (ja) | ショットキバリアダイオード及びその製造方法 | |
| JPH04365378A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040706 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040803 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20041004 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20050308 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20050328 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |