JP3625380B2

JP3625380B2 - ショットキーバリア半導体装置およびその製法

Info

Publication number: JP3625380B2
Application number: JP22845698A
Authority: JP
Inventors: 秀明四方
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-08-12
Filing date: 1998-08-12
Publication date: 2005-03-02
Anticipated expiration: 2018-08-12
Also published as: JP2000058876A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体基板上の動作層とする半導体層上にショットキーバリアを形成する金属層が設けられるショットキーバリア半導体装置およびその製法に関する。さらに詳しくは、リーク電流が少なく、かつ、順方向電圧の低いショットキーバリア半導体装置およびその製法に関する。
【０００２】
【従来の技術】
ショットキーバリアダイオード（ＳＢＤ）は、スイッチング特性が高速で、順方向損失が小さいため、高周波用の整流回路に広く用いられている。従来のＳＢＤは、たとえば図５に断面説明図が示されるような構造になっている。すなわち、図５において、１はたとえばシリコンなどからなるｎ^＋形の半導体基板で、２は半導体基板１の上にエピタキシャル成長された、たとえばｎ⁻形の動作層となる半導体層、３はモリブデン（Ｍｏ）などからなり、ショットキーバリアを形成する金属層、４は金属層３の外周近傍の半導体層２の表面側にｐ^＋形ドーパントが拡散されて、ショットキー接合の周辺部での耐圧を向上させるために形成されたガードリングである。５は半導体層２の表面に熱酸化法またはＣＶＤ法などにより形成された、たとえばＳｉＯ_２などからなる絶縁膜である。
【０００３】
この金属層３と半導体層２とのショットキー接合により得られるＳＢＤの順方向電圧Ｖ_Ｆや逆方向のリーク電流Ｉ_Ｒの特性は、金属材料と半導体層との固有の障壁値により、図６に示されるように変化する。この種のショットキー接合を得るための金属材料としては、取扱い易さ、経済性、信頼性などの点からＴｉやＭｏなどが実用的に用いられるが、それらの材料の障壁値に応じて、順方向電圧および逆方向のリーク電流が定まる。そして、順方向電圧と逆方向のリーク電流との間には相反関係があり、リーク電流が小さい材料は順方向電圧が高くなり、順方向電圧の低い材料は逆方向のリーク電流が大きくなり、リーク電流および順方向電圧の両方を共に低くすることができない。
【０００４】
一方、特公昭５９−３５１８３号公報には、ショットキーバリア半導体装置の逆方向リーク電流を低くすることにより逆方向の耐圧を高くするため、図７に示されるような構造が開示されている。すなわち、図７において、１〜５は図５と同じ部分を示し、６は動作層とするｎ⁻形の半導体層２の表面に島状または短冊状に設けられるｐ^＋形の半導体領域で、半導体層２側に形成される空乏層により逆方向のリーク電流を減少させることにより耐圧を向上させる構造である。
【０００５】
【発明が解決しようとする課題】
前述のように、従来のショットキーバリアを形成する実用的な金属材料を使用するショットキーバリア特性は、その材料に応じた順方向電圧およびリーク電流の特性を有しており、その相反特性を避けることができない。また、逆方向のリーク電流を低下させるため、前述の動作層とする半導体層の表面にその半導体層と異なる導電形（たとえばｎ形半導体層に対するｐ形領域）の半導体領域を形成すると、そのｐ形領域は動作領域にならないため、半導体層の動作領域の面積が小さくなる。面積が小さくなると、金属層と半導体基板の裏面に設けられる電極との間の直列抵抗が増大し、結局は順方向電圧が高くなるという問題がある。ショットキーバリア半導体装置は、その順方向電圧が低いことに特徴があるが、近年の電子機器の軽薄短小化および省電力で低電圧駆動化に伴い、チップ面積を大きくしないで、順方向電圧および逆方向リーク電流の両方をなお一層低下させた高性能のショットキーバリア半導体装置が要望されている。
【０００６】
また、たとえば特公昭５９−３５１８３号公報にも示されるように、従来は逆方向耐圧を高くすることが課題の１つであり、逆方向の耐圧を高くするためには、ｐ形の拡散領域の下端と半導体層２の下端との距離を大きくする必要がある。そのため、一層順方向の直列抵抗が大きくなり、順方向電圧が高くなるという問題がある。一方、近年ではショットキーバリア半導体装置もＩＣなどと共に電源の２次側の低い電圧で使用されるケースが多くなり、逆方向耐圧もたとえば３０Ｖ程度の数十Ｖを満たせばよい反面、前述のように、電子機器の省電力化、低電圧駆動化に伴って、より一層順方向電圧が低く、リーク電流の小さいショットキーバリア半導体装置が要望されている。
【０００７】
本発明はこのような問題を解決するためになされたもので、逆方向のリーク電流を小さくしながら順方向電圧が低い、省電力で低電圧駆動が可能なショットキーバリア半導体装置およびその製法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によるショットキーバリア半導体装置は、高不純物濃度の第１導電形の半導体基板と、該半導体基板上にエピタキシャル成長される低不純物濃度の第１導電形の半導体層と、該半導体層の表面側に少なくとも２以上の領域に亘り隣接して設けられる第２導電形の半導体領域と、前記半導体層および前記第２導電形の半導体領域の表面に設けられるショットキーバリアを形成する金属層とからなり、前記第２導電形の半導体領域が形成されないで動作領域となる第１導電形の半導体層の前記半導体基板側に第１導電形の高不純物濃度の埋込領域が形成され、かつ、前記隣接する第２導電形の半導体領域の間隔と、該第２導電形の半導体領域の底面および前記第１導電形の半導体層の底面の間隔との比が１：１〜２になるように前記第２導電形の半導体領域を形成されている。
【０００９】
この構造にすることにより、動作層とする第１導電形の半導体層に第２導電形の半導体領域が形成されることにより、その空乏層により逆方向のリーク電流が阻止されてリーク電流を抑制することができ、動作領域となる低不純物濃度の半導体層はその下面側に高不純物濃度の埋込領域が設けられているため、低不純物濃度の半導体層の厚さが薄くなって直列抵抗が減少し順方向電圧を低下させることができる。
【００１０】
本発明のショットキーバリア半導体装置の製法は、（ａ）高不純物濃度の第１導電形の半導体基板の表面に選択的に第１導電形の不純物を導入し、（ｂ）該半導体基板の表面に低不純物濃度の第１導電形の半導体層をエピタキシャル成長すると共に前記導入した第１導電形不純物のせり上がりによる高不純物濃度の埋込領域を形成し、（ｃ）該エピタキシャル成長された半導体層の表面で、前記半導体基板に第１導電形不純物を導入した場所に相当する部分を覆うマスクを形成して第２導電形の不純物を導入することにより、前記埋込領域を形成した部分を挟んだ場所の前記半導体層の表面側に隣接する２以上の第２導電形の半導体領域を形成し、（ｄ）前記半導体層および前記第２導電型の半導体領域の表面にショットキーバリアを形成する金属層を設けるショットキーバリア半導体装置の製法であって、前記隣接する第２導電形の半導体領域の間隔と、該第２導電形の半導体領域の底面および前記第１導電形の半導体層の底面の間隔との比が１：１〜２になるように前記第２導電形の半導体領域を形成することを特徴とする。
【００１１】
前記隣接する第２導電形の半導体領域の間隔と、該第２導電形の半導体領域の底面および前記第１導電形の半導体層の底面の間隔との比が１：１〜２になるように前記第２導電形の半導体領域を形成することにより、リーク電流を防止する空乏層を最大限に設けると共に、第１導電形の半導体層が所望の耐圧に耐え得る最低限の厚さになり、より一層リーク電流を防止しながら直列抵抗を下げることができて順方向電圧を低下させることに寄与する。
【００１２】
【発明の実施の形態】
つぎに、図面を参照しながら本発明のショットキーバリア半導体装置およびその製法について説明をする。
【００１３】
本発明のショットキーバリア半導体装置は、その一実施形態の断面説明図が図１（ａ）に示されるように、たとえばｎ^＋形である高不純物濃度の第１導電形の半導体基板１上にｎ⁻形である低不純物濃度の第１導電形の半導体層２がエピタキシャル成長され、その半導体層２の表面側に少なくとも２以上の領域に亘り、ｐ^＋形である第２導電形の半導体領域６が隣接して設けられ、半導体層２の動作領域の表面にショットキーバリアを形成する金属層３が設けられている。そして、前記隣接する第２導電形の半導体領域６が形成されないで動作領域となる第１導電形の半導体層２の半導体基板１側に第１導電形の高不純物濃度の埋込領域７が形成されている。
【００１４】
半導体基板１は、たとえば不純物濃度が１×１０^１９ｃｍ^−３程度のｎ^＋型のシリコンからなり、厚さがたとえば２００〜２５０μｍ程度に形成されている。半導体基板１の上に設けられる半導体層２は、不純物濃度がたとえば１×１０^１５ｃｍ^−３程度のｎ⁻型のシリコン半導体層で、たとえば４〜６．５μｍ程度の厚さにエピタキシャル成長されている。
【００１５】
半導体層２の動作領域となる部分の外周部の表面にガードリング４とするｐ^＋形領域が１．５〜２μｍ程度の深さに設けられている。このガードリング４と同時に動作層とする半導体層２の表面に図１（ｂ）に平面図が示されるように、ｐ^＋形の半導体領域６がマトリクス状に形成されている（図では９個示されているが、実際には数百個程度形成される）。このｐ^＋形の半導体領域６は、マトリクス状でなくても短冊状でもよいが、マトリクス状に設けることにより、動作領域の面積の減少を最低限にしながら、動作領域における空乏層を最大限に広げることができるため好ましい。半導体領域６のの大きさは、たとえば２μｍ四方程度の大きさで、深さはガードリング４と同じ１．５〜２μｍ程度の深さに形成される。また、その間隔ｗは隣接する半導体領域６のｐｎ接合の空乏層が接する程度の幅に形成され、たとえば空乏層の広がる幅が１．５μｍ程度であれば、２．５〜３．５μｍ程度に形成される。一方、ｐ^＋形の半導体領域６の下層の半導体層２の厚さ（深さ）ｄは大きいほど耐圧を高くすることができるが、数十Ｖの耐圧が得られる程度の最低限の深さになるように形成されることが好ましい。具体的には、空乏層の広がり（１．５μｍ程度）の下側にさらに１〜３μｍ程度の厚さが確保されるように、２．５〜４．５μｍ程度になるように形成される。すなわち、ｐ^＋形の半導体領域６の間隔ｗと、ｐ^＋形の半導体領域６の下側の半導体層２の深さｄとの比が１：１〜２程度になるように形成されることが好ましい。
【００１６】
埋込領域７は、ｐ^＋形の半導体領域６の間隙部の半導体層２の下面、すなわち半導体基板１側に不純物濃度１×１０^１６〜１×１０^１８ｃｍ^−３程度の高不純物濃度で、その高さが１〜１．５μｍ程度になるように形成される。その結果、ｐ^＋形の半導体領域６で挟まれる動作領域Ａの半導体層２の表面と高不純物濃度の埋込領域７の表面との距離ｈは、ｐ^＋形の半導体領域６の表面と半導体基板１の上面との距離ｇより１〜１．５μｍ程度小さくなる。この埋込領域７は、たとえば半導体層２をエピタキシャル成長する前に、半導体基板１の表面のその部分にｎ形の不純物をイオン打ち込みなどにより１×１０^１６〜１×１０^２０ｃｍ^−２程度の割合で導入しておき、半導体層２をエピタキシャル成長することにより、エピタキシャル成長している間にそのエピタキシャル成長層に不純物が拡散して高不純物濃度の埋込層７が形成される。
【００１７】
金属層３は、半導体層とショットキーバリア（ショットキー接合）を形成するためのもので、ｐ^＋形の半導体領域６が形成された半導体層２の動作領域Ａの外周のガードリング４の一部より外側には絶縁膜５を形成しておき、動作領域Ａの表面上に（ｐ^＋形の半導体領域６も含めて）スパッタリング、真空蒸着などにより０．５〜１μｍ程度の厚さに形成されている。この金属層３としては、前述のようにその材料により障壁値が異なるが、たとえばチタン（Ｔｉ）またはモリブデン（Ｍｏ）などが用いられる。この金属層３の表面には、さらに銀（Ａｇ）またはアルミニウム（Ａｌ）などの図示しないオーバーメタルがスパッタリング、真空蒸着などの方法により、１〜５μｍ程度の厚さに設けられ、金属層３と完全に電気的に接続されて電極パッドとされている。また、図示されていないが、半導体基板１の裏面にはＮｉやＡｕなどからなる電極が形成される。
【００１８】
つぎに、図１に示されるショットキーバリア半導体装置の製法について図２を参照しながら説明をする。
【００１９】
まず、図２（ａ）に示されるように、たとえば不純物濃度が１×１０^１９ｃｍ^−３程度のｎ^＋形半導体基板の表面にＣＶＤ法などにより、たとえばＳｉＯ_２膜などを成膜し、後で形成するｐ^＋形の半導体領域６で挟まれる動作領域とする部分に対応する部分を開口したマスク１５を形成し、リン（Ｐ）などのｎ形の不純物１６をイオン打ち込みなどにより１×１０^１６〜１×１０^２０ｃｍ^−２程度の割合で導入する。
【００２０】
つぎに、図２（ｂ）に示されるように、半導体基板１の表面に１×１０^１５ｃｍ^−３程度のｎ⁻型のシリコン半導体層を４〜６．５μｍ程度の厚さにエピタキシャル成長する。このエピタキシャル成長は、１１００〜１２００℃程度で１０〜３０分程度の時間行われるため、このエピタキシャル成長中に前述の導入した不純物１６が成長中の半導体層２中に拡散して１×１０^１６〜１×１０^１８ｃｍ^−３程度の高不純物濃度の埋込領域７が形成される。
【００２１】
ついで、図２（ｃ）に示されるように、半導体層２の表面にＣＶＤ法などによりＳｉＯ_２などからなる絶縁膜を設け、第２導電形の半導体領域６を形成する部分のみを開口したマスク１１を形成し、ボロン（Ｂ）などの不純物を導入して拡散することにより、ｐ^＋形の半導体領域６をその深さが１．５〜２μｍ程度でその大きさが２μｍ角程度になるように形成する。
【００２２】
その後、マスク１１を除去し、露出するｎ⁻形半導体層２およびｐ^＋形の半導体領域６の表面にショットキーバリアを形成する金属、たとえばＴｉまたはＭｏをスパッタリングにより０．５〜１μｍ程度の厚さに成膜してガードリング４の周囲まで覆われるようにパターニングをし、金属層３を形成することにより、図１に示されるショットキーバリアダイオードが得られる。その後、図示されていないが、表面側にさらにＡｇまたはＡｌなどのオーバーコート膜が設けられ、また半導体基板１の裏面にＮｉやＡｕなどからなる電極がそれぞれスパッタリングなどにより形成される。
【００２３】
図１に示される構造のショットキーバリアダイオードの順方向電圧Ｖ_Ｆに対する順方向電流Ｉ_Ｆの関係を図３に、逆方向電圧Ｖ_Ｒに対するリーク電流Ｉ_Ｒの関係を図４に、それぞれ従来の図５に示される構造の特性Ｑ１および図７に示される構造の特性Ｑ２と対比して本発明の特性Ｐで示す。図３から明らかなように、順方向電圧については、従来の図７に示される構造の特性Ｑ２が電流が多くなると順方向電圧も高くなるのに対して、本発明の特性Ｐは、電流が多くなっても順方向電圧の上昇はそれ程大きくならない。また、逆方向電圧に対するリーク電流の本発明の特性Ｐは、図４から明らかなように従来の図７に示される構造の特性Ｑ２と殆ど差がなく、リーク電流に関しても高特性を維持していることが分る。
【００２４】
本発明によれば、動作層とする第１導電形の半導体層の表面に第２導電形の半導体領域６が複数個隣接して設けられているため、その間に形成される空乏層により、逆方向電圧に対するリーク電流を阻止することができ、逆方向のリーク電流を非常に小さくすることができる。一方、第２導電形の半導体領域６により挟まれる動作領域Ａとなる第１導電形の半導体層２は、その底面側に高不純物濃度の埋込領域７が設けられているため、図に示される構造の上下に設けられる電極間の抵抗の大きい半導体層２が薄くなり、直列抵抗が小さくなる。そのため、第２導電形半導体領域６が設けられることにより、面積が小さくなって直列抵抗が増加してもその増加分を相殺して直列抵抗を小さくすることができる。その結果、リーク電流を小さくしながら順方向電圧を低くすることができるショットキーバリア半導体装置が得られる。
【００２５】
また、本発明の製法によれば、特別のエッチングなどの工程を追加することなく、簡単に動作領域の高抵抗の半導体層を薄くすることができ、直列抵抗を下げることができる。
【００２６】
【発明の効果】
本発明によれば、動作層とする第１導電形の半導体層に、第２導電形の半導体領域が隣接して複数個設けられているため、その空乏層の広がりによりリーク電流を防止することができ、しかも、第２導電形の半導体領域を設けることによる動作領域の面積の減少に伴う抵抗の増加を第１導電形の半導体層の動作領域の厚さを薄くすることにより相殺しているため、直列抵抗を小さくすることができ、順方向電圧を低くすることができる。その結果、低い順方向電圧で、リーク電流も小さい高特性のショットキーバリア半導体装置が得られ、電子機器の軽薄短小化および省電力化に大きく寄与する。
【図面の簡単な説明】
【図１】本発明のショットキーバリア半導体装置の一実施形態の説明図である。
【図２】図１のショットキーバリア半導体装置の製造工程を示す断面説明図である。
【図３】図１のショットキーバリア半導体装置のＶ_Ｆ−Ｉ_Ｆ特性を示す図である。
【図４】図１のショットキーバリア半導体装置のＶ_Ｒ−Ｉ_Ｒ特性を示す図である。
【図５】従来のショットキーバリア半導体装置の断面説明図である。
【図６】半導体層と金属層との間の障壁値と順方向電圧Ｖ_Ｆおよび逆方向のリーク電流Ｉ_Ｒとの関係図である。
【図７】従来のショットキーバリア半導体装置の他の構造の断面説明図である。
【符号の説明】
１半導体基板
２ｎ⁻形半導体層
３金属層
６ｐ^＋形半導体領域
７埋込領域

Claims

高不純物濃度の第１導電形の半導体基板と、該半導体基板上にエピタキシャル成長される低不純物濃度の第１導電形の半導体層と、該半導体層の表面側に少なくとも２以上の領域に亘り隣接して設けられる第２導電形の半導体領域と、前記半導体層および前記第２導電形の半導体領域の表面に設けられるショットキーバリアを形成する金属層とからなり、前記第２導電形の半導体領域が形成されないで動作領域となる第１導電形の半導体層の前記半導体基板側に第１導電形の高不純物濃度の埋込領域が形成され、かつ、前記隣接する第２導電形の半導体領域の間隔と、該第２導電形の半導体領域の底面および前記第１導電形の半導体層の底面の間隔との比が１：１〜２になるように前記第２導電形の半導体領域を形成されてなるショットキーバリア半導体装置。
（ａ）高不純物濃度の第１導電形の半導体基板の表面に選択的に第１導電形の不純物を導入し、（ｂ）該半導体基板の表面に低不純物濃度の第１導電形の半導体層をエピタキシャル成長すると共に前記導入した第１導電形不純物のせり上がりによる高不純物濃度の埋込領域を形成し、（ｃ）該エピタキシャル成長された半導体層の表面で、前記半導体基板に第１導電形不純物を導入した場所に相当する部分を覆うマスクを形成して第２導電形の不純物を導入することにより、前記埋込領域を形成した部分を挟んだ場所の前記半導体層の表面側に隣接する２以上の第２導電形の半導体領域を形成し、（ｄ）前記半導体層および前記第２導電型の半導体領域の表面にショットキーバリアを形成する金属層を設けるショットキーバリア半導体装置の製法であって、前記隣接する第２導電形の半導体領域の間隔と、該第２導電形の半導体領域の底面および前記第１導電形の半導体層の底面の間隔との比が１：１〜２になるように前記第２導電形の半導体領域を形成することを特徴とするショットキーバリア半導体装置の製法。