JPS62219572A - ゲ−トタ−ンオフサイリスタの製造方法 - Google Patents
ゲ−トタ−ンオフサイリスタの製造方法Info
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- JPS62219572A JPS62219572A JP61063494A JP6349486A JPS62219572A JP S62219572 A JPS62219572 A JP S62219572A JP 61063494 A JP61063494 A JP 61063494A JP 6349486 A JP6349486 A JP 6349486A JP S62219572 A JPS62219572 A JP S62219572A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートターンオフサイリスタのＰ型ベース層
を形成する拡散方法に関するものである。
を形成する拡散方法に関するものである。
第３図〜第８図は、従来のゲートターンオフサイリスタ
の製造方法の一部を説明するための断面図および拡散プ
ロファイル図である。第３図〜第８図において、１はシ
リコンウェハ、１ａはＮ型ベース層、１ｂはＰ型ベース
層、１ｃはＮ型エミッタ層、２はアルミ層、３は酸化膜
、４はゲート、５はカソード、６，７は接合である。
の製造方法の一部を説明するための断面図および拡散プ
ロファイル図である。第３図〜第８図において、１はシ
リコンウェハ、１ａはＮ型ベース層、１ｂはＰ型ベース
層、１ｃはＮ型エミッタ層、２はアルミ層、３は酸化膜
、４はゲート、５はカソード、６，７は接合である。
従来のゲートターンオフサイリスタは、まず、Ｎ型シリ
コンウェハ１を１２５０℃に保ら、ソース温度を９８０
℃で３５時間Ｇａ拡散を行ない、Ｐ型ベース層１ｂを形
成する。この時の断面を第３図に示し、不純物濃度のプ
ロファイルを第４図に示す。以下、方法および図につい
ての説明は、本発明の説明に必要なＰ型ベース層を中心
に述べ、他の部分は省略することにする。
コンウェハ１を１２５０℃に保ら、ソース温度を９８０
℃で３５時間Ｇａ拡散を行ない、Ｐ型ベース層１ｂを形
成する。この時の断面を第３図に示し、不純物濃度のプ
ロファイルを第４図に示す。以下、方法および図につい
ての説明は、本発明の説明に必要なＰ型ベース層を中心
に述べ、他の部分は省略することにする。
次に、Ｐ型ベース層１ｂ面上にマスキングを施し、リン
を選択拡散し、Ｎ型エミッタ層１ｃを形成する。この時
の断面を第５図に示し、Ｘ軸上の不純物濃度のプロファ
イルを第６図に示す。次に、第７図に示すように、選択
的にシリコンエツチングを施すことにより、Ｎ型エミッ
タ層１ｃとＰ型ベース層１ｂに段差部をつくる。これは
、このゲートターンオフサイリスタは、圧接して電極を
とる平型構造のものであるため、カソード５とゲート４
を電気的に短絡させないようにエミッタを島状にいくつ
も配置したマルチエミッタ構造とするものであるからで
ある。この時、第８図に示すように、シリコンウェハ１
の表面にＮ型エミッタ層ＩＣとＰ型ベース層１ｂとの接
合７が生じるため（プレーナ型）、この接合７を保護す
るように酸化膜が形成され、その後、アルミ層２を蒸着
して形成し、Ｎ型エミッタ層ＩＣとＰ型ベース層１ｂと
の電極５．４をとり、それぞれカソードおよびゲートの
電極とする。
を選択拡散し、Ｎ型エミッタ層１ｃを形成する。この時
の断面を第５図に示し、Ｘ軸上の不純物濃度のプロファ
イルを第６図に示す。次に、第７図に示すように、選択
的にシリコンエツチングを施すことにより、Ｎ型エミッ
タ層１ｃとＰ型ベース層１ｂに段差部をつくる。これは
、このゲートターンオフサイリスタは、圧接して電極を
とる平型構造のものであるため、カソード５とゲート４
を電気的に短絡させないようにエミッタを島状にいくつ
も配置したマルチエミッタ構造とするものであるからで
ある。この時、第８図に示すように、シリコンウェハ１
の表面にＮ型エミッタ層ＩＣとＰ型ベース層１ｂとの接
合７が生じるため（プレーナ型）、この接合７を保護す
るように酸化膜が形成され、その後、アルミ層２を蒸着
して形成し、Ｎ型エミッタ層ＩＣとＰ型ベース層１ｂと
の電極５．４をとり、それぞれカソードおよびゲートの
電極とする。
ゲートターンオフサイリスタの動作を第２図を用いて説
明する。第２図は第８図を拡大して示したものであり、
ＰＯ，ＰＩ、Ｐ２．Ｐ３は座標（ＸＯ，ＹＯ）、 （
ＸＩ、ＹＯ）、 （Ｘ２．ＹＯ）、 （ＸＯ，Ｙｌ
）の点である。第２図において第８図と同一部分又は相
当部分には同一符号が付しである。
明する。第２図は第８図を拡大して示したものであり、
ＰＯ，ＰＩ、Ｐ２．Ｐ３は座標（ＸＯ，ＹＯ）、 （
ＸＩ、ＹＯ）、 （Ｘ２．ＹＯ）、 （ＸＯ，Ｙｌ
）の点である。第２図において第８図と同一部分又は相
当部分には同一符号が付しである。
第２図において、予めターンオンされたゲートターンオ
フサイリスタにおいては、アノード側からカッ−１−５
に向かって陽極電流ＩＡが流れている。そしてターンオ
フ過程に移ると、ゲート４をマイナス、カソード５をプ
ラスとする逆バイアス電圧ＶＧＲをゲート４・カソード
５間に印加する。
フサイリスタにおいては、アノード側からカッ−１−５
に向かって陽極電流ＩＡが流れている。そしてターンオ
フ過程に移ると、ゲート４をマイナス、カソード５をプ
ラスとする逆バイアス電圧ＶＧＲをゲート４・カソード
５間に印加する。
そうすると、カソード５に向かって流れていた陽極電流
ＩＡが減少し始め、アノードからＰ型へ一ス層１ｂを通
ってゲート４に向かう電流ＩＧＲが流れるようになり、
次第にこの値が大きくなる。ゲート４・カソード５間に
逆バイアス電圧を印加してからある一定時間（蓄積時間
）がたつと、カソード５に向かって流れていた陽極電流
ＩＡは急激に減少し、陽極電流ＩＡはずべてゲート４へ
Ｐ型ベース層１ｂを通って迂回して流れる電流ＩＧＩＩ
となり、この値も素子内部の過剰キャリアを引き出して
行くにつれ小さくなり、ターンオフ過程が終了する。
ＩＡが減少し始め、アノードからＰ型へ一ス層１ｂを通
ってゲート４に向かう電流ＩＧＲが流れるようになり、
次第にこの値が大きくなる。ゲート４・カソード５間に
逆バイアス電圧を印加してからある一定時間（蓄積時間
）がたつと、カソード５に向かって流れていた陽極電流
ＩＡは急激に減少し、陽極電流ＩＡはずべてゲート４へ
Ｐ型ベース層１ｂを通って迂回して流れる電流ＩＧＩＩ
となり、この値も素子内部の過剰キャリアを引き出して
行くにつれ小さくなり、ターンオフ過程が終了する。
このように、ゲートターンオフサイリスタのターンオフ
可能な陽極電流である可制御陽極電流Ｉ□６゜は、Ｐ型
ヘース層を通って流れるゲート電流ＴＧＲの大きさに大
きく依存し、素子内部の過剰キャリアを引き出すのに充
分な大きさのゲート電流ＩＧＲを流すことができれば、
可制御陽極電流■□。。
可能な陽極電流である可制御陽極電流Ｉ□６゜は、Ｐ型
ヘース層を通って流れるゲート電流ＴＧＲの大きさに大
きく依存し、素子内部の過剰キャリアを引き出すのに充
分な大きさのゲート電流ＩＧＲを流すことができれば、
可制御陽極電流■□。。
も大きく取れることがわかっている。このゲート電流Ｉ
ＧＩＩについては、Ｎ型エミッタ層ＩＣ下のＰ型ベース
層１ｂの広がり抵抗（シート抵抗）ρ５とし、ゲー１−
４・カソード５間の接合７のアバランシェ電圧をＶ Ｂ
Ｊ３とすると、次式のように表わされる。
ＧＩＩについては、Ｎ型エミッタ層ＩＣ下のＰ型ベース
層１ｂの広がり抵抗（シート抵抗）ρ５とし、ゲー１−
４・カソード５間の接合７のアバランシェ電圧をＶ Ｂ
Ｊ３とすると、次式のように表わされる。
ＩＧＲ仄−ＶＢＪ、／ρ５・・・・（］）このため一般
に、ゲートターンオフサイリスタは、通常のサイリスタ
（ＳＣＲ等）に比べ、Ｐ型ベース層１ｂの不純物濃度（
Ｇａの濃度）を高くしてＰ型ベース層１ｂのシート抵抗
ρ８を下げる方法をとっている。
に、ゲートターンオフサイリスタは、通常のサイリスタ
（ＳＣＲ等）に比べ、Ｐ型ベース層１ｂの不純物濃度（
Ｇａの濃度）を高くしてＰ型ベース層１ｂのシート抵抗
ρ８を下げる方法をとっている。
しかし、Ｐ型ベース層１ｂの不純物濃度を高くすると、
接合Ｊ３のアバランシェ電圧Ｖ ＢＪ３がさがるため、
このＰ型ベース層１ｂの不純物濃度をあまり高くするこ
とができず、その結果、可制御陽極電流ｔｉｃ。の値も
増加させることが困難となるという問題があった。
接合Ｊ３のアバランシェ電圧Ｖ ＢＪ３がさがるため、
このＰ型ベース層１ｂの不純物濃度をあまり高くするこ
とができず、その結果、可制御陽極電流ｔｉｃ。の値も
増加させることが困難となるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、Ｐ型ベース層１ｂのシート抵抗
ρ６を下げるために不純物濃度を高くしても、接合７の
アバランシェ電圧Ｖ ＢＪ３を下げないで可制御陽極電
流Ｉ ＴＧＯを大きくとれ、遮断耐量を向上させたゲー
トターンオフサイリスタを得ることにある。
の目的とするところは、Ｐ型ベース層１ｂのシート抵抗
ρ６を下げるために不純物濃度を高くしても、接合７の
アバランシェ電圧Ｖ ＢＪ３を下げないで可制御陽極電
流Ｉ ＴＧＯを大きくとれ、遮断耐量を向上させたゲー
トターンオフサイリスタを得ることにある。
本発明においては、Ｎ型ウェハにＰ型ヘース層を形成す
るゲートターンオフサイリスタの製造方法において、Ｐ
型不純物原子を一定の温度でウェハに拡散する工程と、
新たにＰ型不純物原子を拡散させないでウェハのみ一定
の温度に保ちＰ型不純物原子をアウトディフュージョン
する工程とを設けるようにしたものである。
るゲートターンオフサイリスタの製造方法において、Ｐ
型不純物原子を一定の温度でウェハに拡散する工程と、
新たにＰ型不純物原子を拡散させないでウェハのみ一定
の温度に保ちＰ型不純物原子をアウトディフュージョン
する工程とを設けるようにしたものである。
本発明においては、Ｎ型エミッタ層下のＰ型へ−ス層の
シート抵抗を低くおさえたまま、カソード・ケート間の
アバランシェ電圧を大きくすることができ、遮断耐量を
向−］二さゼることかできる。
シート抵抗を低くおさえたまま、カソード・ケート間の
アバランシェ電圧を大きくすることができ、遮断耐量を
向−］二さゼることかできる。
本発明に係わるゲートターンオフサイリスタの製造方法
の一実施例を説明するための不純物濃度プロファイルを
第１図に示す。このプロファイルは、第２図に示すよう
にＮ型のシリコンウェハ１にＰ型不純物原子としてＧａ
を拡散させてＰ型ベース層１ｂを形成した時のシリコン
ウェハ１の不純物濃度プロファイルである。
の一実施例を説明するための不純物濃度プロファイルを
第１図に示す。このプロファイルは、第２図に示すよう
にＮ型のシリコンウェハ１にＰ型不純物原子としてＧａ
を拡散させてＰ型ベース層１ｂを形成した時のシリコン
ウェハ１の不純物濃度プロファイルである。
次に一ト記Ｇａの拡散方法について説明する。まず、従
来例と同様に、シリコンウェハ１を１２５０℃に保ち、
Ｇａソース温度として９９０℃で３０時間Ｇａ拡散を行
なう。その後、Ｇａ拡散は行なわないでシリコンウェハ
１のみを１２５０℃に１０時間保ち、アウトディフュー
ジョンを行なう。
来例と同様に、シリコンウェハ１を１２５０℃に保ち、
Ｇａソース温度として９９０℃で３０時間Ｇａ拡散を行
なう。その後、Ｇａ拡散は行なわないでシリコンウェハ
１のみを１２５０℃に１０時間保ち、アウトディフュー
ジョンを行なう。
この時のＰ型ベース層１ｂの接合深さＸＪ（第１図参照
）は従来例とほぼ同し値となった。こうして、表面から
Ｘ＝ＸＢＰの深さに不純物濃度のピーク値ＰＢＰをもっ
た山型の１〕型ヘ一ス層１ｂの拡散プロファイルが得ら
れた。
）は従来例とほぼ同し値となった。こうして、表面から
Ｘ＝ＸＢＰの深さに不純物濃度のピーク値ＰＢＰをもっ
た山型の１〕型ヘ一ス層１ｂの拡散プロファイルが得ら
れた。
次にマスキングを施し、リンを選択拡散させた時の接合
深さＸ２がほぼＸ２＝ＸＢｐとなるようにし、第２図で
示すＮ型エミッタ層１ｃの真中（Ｘ−Ｘ １）よりウェ
ハ１内部のＸ軸上の拡散プロファイルが従来例とほぼ同
様になるように調節して拡散を行なう。このようにすれ
ば、Ｎ型エミッタ層ＩＣ下のＰ型ベース層１ｂのシート
抵抗ρ５は、従来例とほぼ同様な値を示す。
深さＸ２がほぼＸ２＝ＸＢｐとなるようにし、第２図で
示すＮ型エミッタ層１ｃの真中（Ｘ−Ｘ １）よりウェ
ハ１内部のＸ軸上の拡散プロファイルが従来例とほぼ同
様になるように調節して拡散を行なう。このようにすれ
ば、Ｎ型エミッタ層ＩＣ下のＰ型ベース層１ｂのシート
抵抗ρ５は、従来例とほぼ同様な値を示す。
従来例においては、Ｐ型ベース層１ｂは、表面に近づく
につれ不純物濃度が高く、Ｘ＝Ｘｌ、Ｙ＝Ｙ１（段差部
のシリコン表面）付近のＰ型へ一ス層１ｂの不純物濃度
Ｐ、□の方がＸ＝Ｘ２ （接合７とＸ軸との交点）付近
のＰ型ベース層１ｂの不純物濃度ＦＢＩより高いため（
ＰＢ□〉ＰＢｌ）、不純物濃度Ｐ、□でゲート４・カソ
ード５間のアバランシェ電圧■６Ｊ］は決定されていた
。
につれ不純物濃度が高く、Ｘ＝Ｘｌ、Ｙ＝Ｙ１（段差部
のシリコン表面）付近のＰ型へ一ス層１ｂの不純物濃度
Ｐ、□の方がＸ＝Ｘ２ （接合７とＸ軸との交点）付近
のＰ型ベース層１ｂの不純物濃度ＦＢＩより高いため（
ＰＢ□〉ＰＢｌ）、不純物濃度Ｐ、□でゲート４・カソ
ード５間のアバランシェ電圧■６Ｊ］は決定されていた
。
これに対し本実施例においては、逆に、Ｘ＝Ｘ１、Ｙ＝
Ｙｌ付近のＰ型ベース層１ｂの不純物濃度ＰＢ２の方が
Ｘ＝Ｘ２付近のＰ型ベース層１ｂの不純物濃度ＦＢＩよ
り低い。このため、不純物濃度Ｐ１でゲー１−４・カソ
ード５間のアバランシェ電圧ＶＩＩＪ３が決定され、不
純物濃度Ｐｆｉｌを従来例と同じ値に調節したことによ
り、ゲート４・カソード５間のアバランシェ電圧Ｖ Ｂ
Ｊ３は従来例より大きな値となった。具体的には、本実
施例では従来例より約３０％大きな値となった。
Ｙｌ付近のＰ型ベース層１ｂの不純物濃度ＰＢ２の方が
Ｘ＝Ｘ２付近のＰ型ベース層１ｂの不純物濃度ＦＢＩよ
り低い。このため、不純物濃度Ｐ１でゲー１−４・カソ
ード５間のアバランシェ電圧ＶＩＩＪ３が決定され、不
純物濃度Ｐｆｉｌを従来例と同じ値に調節したことによ
り、ゲート４・カソード５間のアバランシェ電圧Ｖ Ｂ
Ｊ３は従来例より大きな値となった。具体的には、本実
施例では従来例より約３０％大きな値となった。
こうして、他は従来例と同様にし才製造されたゲートタ
ーンオフサイリスタは、可制御陽極電流が従来例に比べ
て３００〜５００Ａ程度上昇し、遮断耐量を向」ニさせ
ることができた。
ーンオフサイリスタは、可制御陽極電流が従来例に比べ
て３００〜５００Ａ程度上昇し、遮断耐量を向」ニさせ
ることができた。
以上説明したように本発明は、Ｐ型ヘース層を形成する
際にＰ型不純物原子を拡散させた後アウトディフュージ
ョンを行なうことにより、山形の拡散プロファイルを形
成することができ、Ｎ型エミッタ層下のＰ型ヘース層の
広がり抵抗を小さくおさえたままカソード・ゲート間の
アバランシェ電圧を大きくすることができるので、可制
御陽極電流を増加させることができるという効果がある
。
際にＰ型不純物原子を拡散させた後アウトディフュージ
ョンを行なうことにより、山形の拡散プロファイルを形
成することができ、Ｎ型エミッタ層下のＰ型ヘース層の
広がり抵抗を小さくおさえたままカソード・ゲート間の
アバランシェ電圧を大きくすることができるので、可制
御陽極電流を増加させることができるという効果がある
。
第１図は本発明に係わるゲートターンオフサイリスタの
製造方法の一実施例を説明するための不純物濃度拡散プ
ロファイル図、第２図はゲートターンオフサイリスタの
断面図、第３図、第５図。 第７図、第８図は従来のゲートターンオフサイリスタの
各製造工程での断面図、第４図は第３図で示されるウェ
ハの不純物濃度の拡散プロファイル図、第６図は第５図
で示されるウェハのＸ軸」二の不純物濃度の拡散プロフ
ァイル図である。 ｌ・・・・シリコンウェハ、１ａ・・・・Ｎ型ベース層
、１ｂ・・・・Ｐ型ヘース層、ｌｃ・・・・Ｎ型エミッ
タ層、２・・・・アルミ層、３・・・・酸化膜、４・・
・・ゲート、５・・・・カソード、６．７・・・・接合
、ＰＯ〜Ｐ３・・・・点。
製造方法の一実施例を説明するための不純物濃度拡散プ
ロファイル図、第２図はゲートターンオフサイリスタの
断面図、第３図、第５図。 第７図、第８図は従来のゲートターンオフサイリスタの
各製造工程での断面図、第４図は第３図で示されるウェ
ハの不純物濃度の拡散プロファイル図、第６図は第５図
で示されるウェハのＸ軸」二の不純物濃度の拡散プロフ
ァイル図である。 ｌ・・・・シリコンウェハ、１ａ・・・・Ｎ型ベース層
、１ｂ・・・・Ｐ型ヘース層、ｌｃ・・・・Ｎ型エミッ
タ層、２・・・・アルミ層、３・・・・酸化膜、４・・
・・ゲート、５・・・・カソード、６．７・・・・接合
、ＰＯ〜Ｐ３・・・・点。
Claims (1)
- Ｎ型ウェハにＰ型ベース層を形成するゲートターンオフ
サイリスタの製造方法において、Ｐ型不純物原子を一定
の温度で前記ウェハに拡散する工程と、新たにＰ型不純
物原子を拡散させないで前記ウェハのみ一定の温度に保
ちＰ型不純物原子をアウトディフュージョンする工程と
を備え、Ｎ型エミッタ層下のＰ型ベース層のシート抵抗
を低くおさえたままカソード・ゲート間のアバランシェ
電圧を大きくして遮断耐量を向上させたことを特徴とす
るゲートターンオフサイリスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063494A JPS62219572A (ja) | 1986-03-19 | 1986-03-19 | ゲ−トタ−ンオフサイリスタの製造方法 |
| DE19873708651 DE3708651A1 (de) | 1986-03-19 | 1987-03-17 | Abschaltthyristor und verfahren zu seiner herstellung |
| IT8767212A IT1207543B (it) | 1986-03-19 | 1987-03-18 | Procedimento per la fabbricazione di tiristori del tipo gate turn off |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063494A JPS62219572A (ja) | 1986-03-19 | 1986-03-19 | ゲ−トタ−ンオフサイリスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219572A true JPS62219572A (ja) | 1987-09-26 |
Family
ID=13230855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61063494A Pending JPS62219572A (ja) | 1986-03-19 | 1986-03-19 | ゲ−トタ−ンオフサイリスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS62219572A (ja) |
| DE (1) | DE3708651A1 (ja) |
| IT (1) | IT1207543B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4309763C1 (de) * | 1993-03-25 | 1994-05-05 | Siemens Ag | GTO-Thyristor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2135118B (en) * | 1983-02-09 | 1986-10-08 | Westinghouse Brake & Signal | Thyristors |
-
1986
- 1986-03-19 JP JP61063494A patent/JPS62219572A/ja active Pending
-
1987
- 1987-03-17 DE DE19873708651 patent/DE3708651A1/de not_active Withdrawn
- 1987-03-18 IT IT8767212A patent/IT1207543B/it active
Also Published As
| Publication number | Publication date |
|---|---|
| DE3708651A1 (de) | 1987-10-01 |
| IT1207543B (it) | 1989-05-25 |
| IT8767212A0 (it) | 1987-03-18 |
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