KR100231890B1 - 플레이너형 트라이악 소자 및 그의 제조방법 - Google Patents
플레이너형 트라이악 소자 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100231890B1 KR100231890B1 KR1019970015505A KR19970015505A KR100231890B1 KR 100231890 B1 KR100231890 B1 KR 100231890B1 KR 1019970015505 A KR1019970015505 A KR 1019970015505A KR 19970015505 A KR19970015505 A KR 19970015505A KR 100231890 B1 KR100231890 B1 KR 100231890B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- type
- field limiting
- electrode
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 95
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 10
- 230000000903 blocking effect Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
본 발명의 플레이너형 트라이악 소자는, 제 1 전극과; 상기 제 1 전극 위에 순차적층된 P형의 제 1 반도체층 및 N형의 제 2 반도체층과; 상기 제 2 반도체층 내에 형성된 P형의 제 3 반도체층과; 상기 제 1 및 제 2 반도체층에 형성된 P형의 소자분리영역과; 상기 제 3 반도체층과 인접하도록 상기 제 2 반도체층 내에 형성된 제 1 전계제한링과; 상기 소자분리영역에 인접하도록 상기 제 2 반도체층 내에 형성된 제 2 전계제한링과; 상기 제 1 및 제 2 전계제한링 사이에 형성된 채널스토퍼와; 상기 제 3 반도체층 내에 형성된 N형의 제 4 및 제 5 반도체층과; 상기 제 4 반도체층과 접속된 게이트와; 상기 제 5 반도체층과 접속된 제 2 전극; 을 포함하여 구성되며, 상기 제 2 전계제한링에 의해 표면의 불안정에 따라 전계가 집중되는 것을 완화시킴으로써 차단전압의 감소를 방지할 수 있는 효과가 있다.
Description
본 발명은 트라이악(TRIAC) 소자에 관한 것으로서, 특히 중, 소량 소자에 적용되는 플레이너형 트라이악(TRIAC) 소자 및 그의 제조방법에 관한 것이다.
트라이악은 사이리스터류의 하나로서, 양방향 제어가 가능하기 때문에 AC의 스위치로 사용되고, 차단전압 및 전류정격에 따라 여러가지 형태를 가지게 되는데 양면 메사(MESA)형 트라이악, 편 메사형 트라이악 또는 플레이너형(planar) 트라이악등이 가장 일반적인 구조이다.
상기 양면 메사형 및 편 메사형 트라이악은 1000V 이상의 고내압 소자에서 유용하게 사용되는 구조로서, 실리콘 접합 계면의 보호막이 절연체인 글래스(glass) 또는 실리콘 러버(rubber)를 적용하여 소자의 분리와, 표면과 이면이 완전히 격리되어 소자 차단전압특성을 제어할때 각각 독립적인 접합의 항복전압으로 제어가 가능하기 때문에 고내압 및 안정적인 특성실현이 가능하다.
한편 중, 소량의 소자에 적용되는 구조인 플레이너형 트라이악은, 도 1 에 도시한 바와 같이 N형의 반도체 기판 양면의 P형의 반도체층과, 상기 P형의 반도체층 내에 N형의 불순물을 주입하여 형성된 이온주입영역과 접촉하는 게이트, 제 1 전극, 제 2 전극을 구비하였다.
상세하게는 제 1 전극(28) 위에 순차적층된 P형의 제 1 반도체층(14) 및 N형의 제 2 반도체층(10)과, 상기 제 1 및 제 2 반도체층(14,10)에 걸쳐 형성된 P+형의 소자분리영역(12)과, 상기 제 2 반도체층(10) 내에 국부적으로 형성된 P형의 제 3 반도체층(15)과, 상기 제 3 반도체층(15) 내에 N형의 불순물을 이온주입한 제 4 및 제 5 반도체층(20,22)과, 전계를 제한하기 위하여 상기 소자분리영역(12)과 상기 제 3 반도체층(15) 사이의 제 2 반도체층(10) 내에 P형 불순물을 이온주입하여 형성된 전계제한링(FLR:Field Limiting Ring)(16)과, 상기 소자분리영역(12)과 전계제한링(16) 사이의 제 2 반도체층(10) 내에 N형 불순물을 이온주입하여 형성된 채널스토퍼(channel stopper)(18)로 구성된다.
미설명부호 11은 산화막이다.
상기 플레이너형 트라이악 소자는, 소자구조상 표면 및 이면의 내압에 소자 표면에서 결정되는데, 도 1 의 트라이악 소자의 경우 이면차단전압을 제어함에 있어서 상기한 바와 같이 P+가 깊이 형성된 소자분리영역(12)을 가지고 있기 때문에 차단상태의 바이어스 조건하에서 애노드와 소자분리영역이 동일한 전위를 갖게 되고, 이에따라 역바이어스시에는 제 1 반도체층의 정공들과 소자분리영역의 정공들이 이동하면서 도 4a 와 같은 공핍층이 형성되는데, 이때 접합 ⓐ 부분과 접합 ⓑ 부분의 공핍층 분포차로 인해 전계밀도가 달라지게 된다.
이것은 상기 접합 ⓐ가 완전한 평면(plane) 전위를 갖게 되는 반면, 접합 ⓑ는 소자의 표면에 따라 공핍층의 분포가 왜곡되게 되어 표면전계를 증가시키기 때문에 발생하는 것으로서, 도 4a 의 공핍층 분포에 의하면 상기 산화막내의 표면 이동전하량(Qf)이 1e10→5e10→1e11로 증가할수록 차단전압이 1150V→1030V→900V로 감소됨을 알 수 있다.
즉, 전계제한링(16)을 형성하여 표면차단전압을 결정하는 곡률전계의 효율을 증대시킬 수 있으며 이것은 이상적인 표면상태하에서는 접합 ⓐ의 플레인 항복전압으로 근사될 수 있기 때문에 특별한 고려가 필요없지만 표면상태가 불안정한 경우에는 접합 ⓑ 부분의 표면에 전계가 집중되기 때문에 소자의 차단전압 효율이 급격히 감소한다.
이처럼 종래의 플레이너형 트라이악 소자는, 소자의 표면상태가 불안정할수록 차단전압이 감소되는 문제점이 있었다.
따라서 본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하여, 차단전압특성의 저하를 방지할 수 있는 플레이너형 트라이악 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 플레이너형 트라이악 소자를 효과적으로 제조할 수 있는 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 플레이너형 트라이악 소자는, 제 1 전극과; 상기 제 1 전극 위에 순차적층된 P형의 제 1 반도체층 및 N형의 제 2 반도체층과; 상기 제 2 반도체층 내에 형성된 P형의 제 3 반도체층과; 상기 제 1 및 제 2 반도체층에 형성된 P형의 소자분리영역과; 상기 제 3 반도체층과 인접하도록 상기 제 2 반도체층 내에 형성된 제 1 전계제한링과; 상기 소자분리영역에 인접하도록 상기 제 2 반도체층 내에 형성된 제 2 전계제한링과; 상기 제 1 및 제 2 전계제한링 사이에 형성된 채널스토퍼와; 상기 제 3 반도체층 내에 형성된 N형의 제 4 및 제 5 반도체층과; 상기 제 4 반도체층과 접속된 게이트와; 상기 제 5 반도체층과 접속된 제 2 전극; 을 포함하여 구성된 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 플레이너형 트라이악 소자의 제조방법은, N형의 기판에 소자분리영역을 형성하는 단계; 상기 기판의 일면에 하부 P형 반도체층을 형성하는 단계; 상기 기판의 다른 면의 내부에 상부 P형 반도체층을 형성하고, 동시에 상기 상부 P형 반도체층과 소자분리영역 사이의 기판 내에 제 1 및 제 2 전계제한링을 형성하는 단계;상기 제 1 및 제 2 전계제한링 사이의 기판 내에는 채널스토퍼를 형성하고, 상기 상부 P형 반도체층 내에는 후속공정시 게이트와 접촉하는 N형 반도체층과, 제 1 전극과 접촉하는 N형 반도체층을 형성하는 단계; 상기 하부 P형 반도체층과 접속하는 제 1 전극과 상기 상부 P형 반도체층 내의 N형 반도체층과 접촉하는 게이트 및 제 2 전극을 형성하는 단계; 를 포함하여 이루어지는 것을 특징으로 한다.
도 1 은 종래의 기술에 의한 플레이너(planar)형 트라이악 소자의 구조를 도시한 단면도.
도 2 는 본 발명에 의한 플레이너형 트라이악 소자의 구조를 도시한 단면도.
도 3 은 본 발명에 의한 플레이너형 트라이악 소자의 제조방법을 도시한 단면도.
도 4 는 도 1 의 종래의 기술에 의한 플레이너형 트라이악 소자와 도 2 의 본 발명에 의한 플레이너형 트라이악 소자의 공핍층 분포를 비교 도시한 시뮬레이션도.
도 5 는 도 1 의 종래의 기술에 의한 플레이너형 트라이악 소자와 도 2 의 본 발명에 의한 플레이너형 트라이악 소자의표면상태에 따른 차단전압의 변화를 비교 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제 2 반도체층 111 : 산화막
112 : 소자분리영역 114 : 제 1 반도체층
115 : 제 3 반도체층 116 : 제 1 전계제한링
117 : 제 2 필드제한링 118 : 채널 스토퍼
120 : 제 4 반도체층 122 : 제 5 반도체층
124 : 제 1 전극 126 : 게이트
128 : 제 2 전극
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
본 발명의 플레이너형 트라이악 소자는, 도 2 에 도시한 바와 같이 소자분리영역(112)과 제 3 반도체층(115) 사이에 종래의 제 1 전계제한링(116) 외에 전계집중을 완화시킬 수 있는 또하나의 제 2 전계제한링(117)을 형성한 것이다.
제조방법을 살펴보면, 도 3a 에서는 먼저 N형의 반도체 기판 양면에 산화막(111)을 형성한 후 일반적인 CSD(Chemical Source Deposition) 방법으로 상기 반도체 기판 내에 보론 소스를 확산시켜 소자분리영역(112)을 형성한다.
이어서 도 3b 에서는, 상기 반도체 기판의 일면에 P형 불순물을 이온주입하여 도면상 반도체 기판의 하부에 위치하는 P형의 제 1 반도체층(114)을 형성한 후, 다른 면에는 이온주입 마스크를 이용하여 상기 P형 불순물을 국부적으로 이온주입함으로써 도면상 반도체 기판의 상부에 위치하는 P형의 제 3 반도체층(115)을 형성하며, 또한 동시에 상기 제 3 반도체층(115)과 소자분리영역(112) 사이의 반도체 기판 내에 P형의 불순물을 이온주입하여 표면차단전압을 향상시키기 위한 제 1 및 제 2 전계제한링(116, 117)을 형성한다.
여기서 상기 제 3 반도체층(115) 및 전계제한링(116,117)을 형성하는 방법은 사진식각공정을 이용하여 각 영역을 지정한 후 상기 CSD 방식으로 P형 소스를 데포지션(deposition)하고 확산시킴으로써 이루어진다. 그리고 상기와 같이 양면에 P형 불순물이 이온주입된 상기 N형의 반도체기판은 적층구조상 하부로부터 두번째에 위치하므로 편의상 제 2 반도체층(110)으로 기술한다.
이어서 도 3c 에서는, 상기 제 1 및 제 2 전계제한링(116,117) 사이의 제 2 반도체층(110) 내에 POCl3소스를 데포지션한 후 확산시켜 채널스토퍼(118)을 형성하고,이와 동시에 상기 제 3 반도체층(115) 내에 후속공정시 게이트와 접속될 N형의 제 4 반도체층(120)과 제 2 전극과 접속될 N형의 제 5 반도체층(122)를 형성한다.
상기 도 3c 의 공정 후 상기 제 1 반도체층(114) 표면의 산화막을 제거하고 제 1 전극(124)을 형성하며, 상기 제 3 반도체층(115)의 산화막을 사진 및 식각공정을 이용하여 선택적으로 제거한 후 상기 제 4 반도체층(120)과 접촉하는 게이트(126)와, 상기 제 5 반도체층(122)과 접촉하는 제 2 전극(128)을 형성함으로써 도 2 와 같은 플레이너형 트라이악 소자를 완성한다.
도 4a 는 하나의 전계제한링을 구비한 종래 트라이악의 공핍층 분포를 도시한 것이고, 도 4b 는 상기 소자분리영역과 인접한 제 2 반도체층 내에 또하나의 전계제한링을 구비한 본 발명의 트라이악의 공핍층 분포를 도시한 것으로 본 발명의 트라이악이 공핍층이 훨씬 넓어진 것을 볼 수 있다.
그리고, 도 5a 와 도 5b 는 각각 종래와 본 발명에 의한 표면상태의 불안정도를 산화막내의 이동전하량(Qf)으로 지정하여 차단전압(int.bias)의 변화를 알 수 있도록 도시한 것으로, 본 발명의 경우 동일한 이동전하량(1e11) 하에서 종래의 차단전압이 900V 정도인데 비해 1100V로 현저히 커짐으로써 본 발명의 구조에서는 산화막 내에 어느정도까지의 이동전하가 존재하더라도 전계제한링에 의해 전계가 완화되어 집중되는 영향을 막을 수 있다.
이상에서와 같이 본 발명에 의하면, 전계제한링을 이용하여 표면의 불안정에 따라 전계가 집중되는 것을 완화시킴으로써 차단전압의 감소를 방지할 수 있는 효과가 있다.
Claims (3)
- 제 1 전극과;상기 제 1 전극 위에 순차적층된 P형의 제 1 반도체층 및 N형의 제 2 반도체층과;상기 제 2 반도체층 내에 형성된 P형의 제 3 반도체층과;상기 제 1 및 제 2 반도체층에 형성된 P형의 소자분리영역과;상기 제 3 반도체층과 인접하도록 상기 제 2 반도체층 내에 형성된 제 1 전계제한링과;상기 소자분리영역에 인접하도록 상기 제 2 반도체층 내에 형성된 제 2 전계제한링과;상기 제 1 및 제 2 전계제한링 사이에 형성된 채널스토퍼와;상기 제 3 반도체층 내에 형성된 N형의 제 4 및 제 5 반도체층과;상기 제 4 반도체층과 접속된 게이트와;상기 제 5 반도체층과 접속된 제 2 전극; 을 포함하여 구성된 것을 특징으로 하는 플레이너형 트라이악 소자.
- N형의 기판 양면에 산화막을 형성하는 단계;상기 기판의 깊이 방향으로 소자분리영역을 형성하는 단계;상기 기판의 일면에 하부 P형 반도체층을 형성하는 단계;상기 기판의 다른 면의 내부에 상부 P형 반도체층을 형성하고, 동시에 상기 상부 P형 반도체층과 소자분리영역 사이의 기판 내에 제 1 및 제 2 전계제한링을 형성하는 단계;상기 제 1 및 제 2 전계제한링 사이의 기판 내에는 채널스토퍼를 형성하고, 상기 상부 P형 반도체층 내에는 후속공정시 게이트와 접촉하는 N형 반도체층과, 제1 전극과 접촉하는 N형 반도체층을 형성하는 단계;상기 하부 P형 반도체층과 접속하는 제 1 전극과 상기 상부 P형 반도체층 내의 N형 반도체층과 접촉하는 게이트 및 제 2 전극을 형성하는 단계; 를 포함하여 이루어지는 것을 특징으로 하는 플레이너형 트라이악 소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 및 제 2 전계제한링을 형성하는 단계는, 사진 및 식각공정을 이용하여 형성예정영역을 지정한 후 상기 형성예정영역에 CSD 방법으로 P형 소스를 데포지션 및 확산함으로써 이루어지는 것을 특징으로 하는 플레이너형 트라이악 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015505A KR100231890B1 (ko) | 1997-04-25 | 1997-04-25 | 플레이너형 트라이악 소자 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015505A KR100231890B1 (ko) | 1997-04-25 | 1997-04-25 | 플레이너형 트라이악 소자 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980078084A KR19980078084A (ko) | 1998-11-16 |
| KR100231890B1 true KR100231890B1 (ko) | 1999-12-01 |
Family
ID=19503877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970015505A KR100231890B1 (ko) | 1997-04-25 | 1997-04-25 | 플레이너형 트라이악 소자 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100231890B1 (ko) |
-
1997
- 1997-04-25 KR KR1019970015505A patent/KR100231890B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980078084A (ko) | 1998-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3413250B2 (ja) | 半導体装置及びその製造方法 | |
| KR100886883B1 (ko) | 순방향 및 역방향 차단 장치 및 그 제조 방법 | |
| US5904544A (en) | Method of making a stable high voltage semiconductor device structure | |
| US4242697A (en) | Dielectrically isolated high voltage semiconductor devices | |
| US3609477A (en) | Schottky-barrier field-effect transistor | |
| JPH0222869A (ja) | 対称阻止高降伏電圧半導体デバイスとその製造方法 | |
| KR19990044184A (ko) | Ｅｅｐｒｏｍ-반도체 구조물의 제조 방법 | |
| CN105655402A (zh) | 低压超结mosfet终端结构及其制造方法 | |
| US4861731A (en) | Method of fabricating a lateral dual gate thyristor | |
| US3312880A (en) | Four-layer semiconductor switching device having turn-on and turn-off gain | |
| WO2019196700A1 (zh) | 碳化硅功率器件终端结构的制造方法 | |
| KR100231890B1 (ko) | 플레이너형 트라이악 소자 및 그의 제조방법 | |
| EP0213972A1 (en) | Method for shifting the threshold voltage of DMOS transistors | |
| KR100245809B1 (ko) | 플레이너형 트라이악(triac) 소자 및 그의 제조방법 | |
| KR100298573B1 (ko) | 플레이너형트라이악소자 | |
| KR100248115B1 (ko) | 필드 플레이트를 채용한 전력용 반도체소자 및 그 제조방법 | |
| KR920009751B1 (ko) | 필드플레이트를 갖춘 반도체 장치 및 그 제조방법 | |
| KR20010014774A (ko) | 빠른 턴-오프 파워 반도체 디바이스 | |
| KR101328667B1 (ko) | 트렌치 게이트형 ｍｏｓｆｅｔ의 제조 방법 | |
| JPH01149464A (ja) | 半導体装置 | |
| KR100252747B1 (ko) | 플래쉬메모리소자및그제조방법 | |
| KR100405450B1 (ko) | 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법 | |
| KR930010117B1 (ko) | 바이메스 구조의 반도체 장치 | |
| KR100223795B1 (ko) | 반도체소자제조방법 | |
| KR19990069584A (ko) | 플레이너형 트라이악 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20040901 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |