KR0169384B1 - 쇼트키다이오드를 이용한 수평형트랜지스터 및 그 제조방법 - Google Patents

쇼트키다이오드를 이용한 수평형트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 수평형 PNP 트랜지스터에 관한 것으로서, 제1에미터 영역과 상기 제1에미터 영역의 한 측면에 상기 제1에미터 영역과 격리되어 제2에미터 영역이 형성되어 있는 제1도전형 기판에 상기 제1에미터와 상기 제2에미터의 바깥 측면으로 베이스 영역과 콜렉터 영역이 형성되어 있으며, 베이스 영역과 콜렉터 영역 위에는 각각 도체가 증착되어 형성된 베이스 전극과 콜렉터 전극, 그리고, 제1에미터 영역에서 제2에미터 영역까지 도체가 증착되어 제1에미터 영역과 제2에미터 영역, 그리고 이 둘 사이에 제1도전층으로 이루어진 간격이 연결되어 단일하게 형성된 에미터 전극을 포함하고 있어 에미터 전극을 형성하는 데에 P-N 접합 다이오드와 쇼트키 다이오드의 양자를 동시에 이용하여 트랜지스터의 베이스 전류를 조절하여, 에미터에 저전압이 인가되었을 경우의 전류 이득을 조절하여 전류 구동 능력을 높여 준다.

Description

쇼트키 다이오드를 이용한 수평형 트랜지스터 및 그 제조 방법
제1도는 종래의 수평형 PNP 트랜지스터의 구조를 도시한 단면도이고,
제2도는 제1도의 A부분을 확대한 확대 단면도이고,
제3도의 (a)~(c)는 종래의 수평형 PNP 트랜지스터의 제조 공정에서 에미터 부분을 형성하는 과정에서 나타나는 에미터 전극의 단면도이고,
제4도는 종래의 수평형 PNP 트랜지스터에서의 에미터 전압과 콜렉터 전류와 베이스 전류의 관계를 나타낸 그래프이고,
제5도는 종래의 수평형 PNP 트랜지스터에서의 콜렉터 전류와 전류 이득과의 관계를 나타낸 그래프이고,
제6도는 본 발명에 의한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터의 에미터 부분의 단면도이고,
제7도의 (a)~(c)는 본 발명에 의한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터의 에미터 부분의 형성 과정에서 나타나는 에미터 부분의 단면도이고,
제8도는 본 발명에 의한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터에서의 에미터 전압과 콜렉터 전류와 베이스 전류의 관계를 나타낸 그래프이고,
제9도는 본 발명에 의한 쇼트키 다이오드로 이용한 수평형 PNP 트랜지스터에서의 콜렉터 전류와 전류 이득과의 관계를 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
10 : P형 기판 20 : N형 에피택셜 층
30 : 매몰층 40 : P+층
50 : 에미터 영역 59 : 에미터 전극
60 : 콜렉터 영역 69 : 콜렉터 전극
70 : 베이스 영역 79 : 베이스 전극
80 : 산화막 52 : 에미터 전극의 접촉면
150-1 : 제1에미터 영역 150-2 : 제2에미터 영역
본 발명은 수평형(lateral) 트랜지스터(transistor) 및 그 제조 방법에 관한 것으로서, 특히, 쇼트키 다이오드(schottky diode)를 이용하는 수평형 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 수평형 트랜지스터는 웨이퍼에 실리콘 표면을 따라서 배열된 트랜지스터이다.
트랜지스터란 유형이 다른 반도체 세 개를 부착하여 만든 소자를 말하는데 크게 PNP형과 NPN형으로 나누어지며, 스위칭 작용과 전류의 증폭 작용을 한다. 이때 NPN 트랜지스터란 N형 반도체, P형 반도체, N형 반도체를 순서대로 접합하여 형성된 소자를 말하는데 이는 집적 회로에 많이 사용되고 있다.
PNP 트랜지스터라는 것은 두 개의 P형 반도체 사이에 N형 반도체를 접합한 소자이다. 이런 PNP 트랜지스터는 웨이퍼에 수직으로 배열되는 수직형보다는 실리콘 표면을 따라서 만드는 수평형이 주로 사용되고 있다.
그러면, 첨부한 도면을 참고로 하여 종래의 수평형 PNP 트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 수평형 PNP 트랜지스터의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 수평형 PNP 트랜지스터에는 P형 기판(substrate)(10) 위에 N형 에피택셜층(epitaxial layer) 또는 에피층(20)이 형성되어 있고, 에피층(20)과 기판(10)의 사이에는 매몰층(buried layer)(30)이 형성되어 있다. 에피층(20)에는 베이스 영역(70)이 형성되어 있으며, 에피층(20)의 표면에서부터 에피층의 내부까지 P+형 에미터 영역(50)이 형성되어 있으며, 에미터 영역(50)을 사이에 두고 에피층(20)의 표면으로부터 내부까지 이르는 콜렉터 영역(60)이 형성되어 있다. 에미터 영역(50), 콜렉터 영역(60), 베이스 영역(70) 위에는 도체로 이루어진 에미터 전극(59), 콜렉터 전극(69), 베이스 전극(79)이 형성되어 있으며, 전극이 형성되어 있지 않은 나머지 에피층의 윗면에는 산화막(80)이 형성되어 있다. 또한 P형 기판(10) 위에는 에피층(20)을 사이에 두고 P+영역(40)이 형성되어 있어 에피층(20)을 고립시킨다.
제2도는 제1도의 A부분을 확대한 확대 단면도이다.
제2도에서 보듯이 N형 에피층(20)에 P형 불순물을 주입하여 만든 에미터 영역(50)이 있고, 에미터 영역(50) 위에는 도체로 형성된 에미터 전극(59)이 형성되어 있으며, 에미터 전극(59)이 형성되어 있지 않은 에피층(20) 표면에는 산화막(80)이 씌워져 있다.
제3도의 (a)~(c)는 수평형 PNP 트랜지스터의 제조 공정에서 에미터 전극을 형성하는 과정에서 나타나는 에미터 부분의 단면도이다.
제3도의 (a)에서 보듯이 N형 에피층(20)에 P형 불순물을 고농도로 확산하여 에미터 영역(50)을 만들고 그 윗면을 산화시켜 산화막(80)을 형성한다.
제3도의 (b)는 에피층(20) 윗면에 형성되어 있는 산화막(80)을 식각하여 에미터 전극의 접촉면(52)을 형성하는 과정이다.
제3도의 (c)는 산화막(80)과 에미터 전극의 접촉면(52) 위에 도체를 증착한 것이고, 이를 식각하여 완성한 에미터 전극(59)을 형성하면 제2도의 에미터 부분이 된다.
제4도는 종래의 수평형 PNP 트랜지스터에서의 에미터 전압과 콜렉터 전류와 베이스 전류의 관계를 나타낸 그래프이다.
그래프의 가로축은 에미터 전압을 나타내고, 한 간격은 75.00 mV 이다. 세로축은 전류의 세기를 나타내며, 한 간격은 10A이다.
①번 선은 에미터 전압에 대한 콜렉터 전류의 값을 나타내는 곡선이고, ② 번선은 에미터 전압에 대한 베이스 전류의 값을 나타내는 곡선이다. ③은 ②의 기울기를 나타내기 위한 직선이다.
제4도에서 볼 때 베이스 전류보다 콜렉터 전류의 값이 크게 나타난다. 따라서 콜렉터 전류의 세기를 베이스 전류의 세기로 나눈 값은 1보다 큰데 이것이 전류 이득이다. 그래프 상에서 보듯이 에미터 전압이 고전압인 경우(그래프의 우측)보다 에미터 전압이 저전압인 경우(그래프의 좌측)에 베이스 전류가 급격하게 작아져서 전류 이득이 커진다. 그러나 베이스 전류의 값이 하락함을 원인으로 전류 이득이 커지게 되어, 최대 전류 이득의 절반 값이 될 때의 콜렉터 전류의 값을 의미하는 전류 구동 능력이 저하된다.
제5도는 종래의 수평형 PNP 트랜지스터에서의 콜렉터 전류와 전류 이득과의 관계를 나타낸 그래프이다.
그래프의 가로축은 콜렉터 전류를 나타내고, 한 간격은 10A이다. 세로축은 전류 이득을 나타내며 한 간격은 40.00이다.
제5도에서 도시한 바와 같이 최대 전류 이득(+)은 315이고, 이 때의 콜렉터 전류의 값은 8.675μA이다. 따라서 최대 전류 이득(+)의 절반 값이 157이 되고 이 때의 콜렉터 전류의 값이 207.2μA이다. 그러므로, 전류 구동 능력(×)은 207.2μA가 된다.
이러한 종래의 수평형 PNP 트랜지스터에서는 에미터 전극과 베이스 전극, 그리고 콜렉터 전극에 각각 도선을 연결하여 베이스 영역과 에미터 영역의 사이에는 순방향으로, 에미터 영역과 콜렉터 영역의 사이에는 역방향으로 전압을 인가하면, 전류 이득을 얻을 수 있게 된다. 이 때 전류 이득이란 콜렉터 영역에 흐르는 전류의 세기를 베이스 영역에 흐르는 전류의 세기로 나눈 양을 말한다.
그러나, 이러한 종래의 수평형 PNP 트랜지스터는 제3도에서 보이는 것과 같이 에미터 전극을 형성하는데 에미터 영역 하나이기 때문에, 전극의 도체와 P+에미터 영역만이 접촉한다. 이런 수평형 트랜지스터에 전압을 인가하면 베이스 영역에서 에미터 영역으로 전자가 주입되어 베이스 전류의 일부를 구성하게 되는데 이 때 저전압이 인가되면 베이스 전류가 매우 작아서 전류 이득이 매우 큰 반면, 고전압 인가시에는 전류 이득이 급격하게 감소하여 전류 구동 능력을 감소시키게 된다는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 저전압 인가시의 베이스 영역의 전류의 세기를 증가시켜 전류 이득을 조절하면서, 전류 구동 능력을 높이는데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터는, 제1에미터 영역과 상기 제1에미터 영역의 한 측면에 상기 제1에미터 영역과 격리되어 제2에미터 영역이 형성되어 있는 제1도전형 기판, 상기 제1에미터 영역과 상기 제2에미터영역의 바깥 측면으로 형성되어 있는 베이스 영역과 콜렉터 영역, 상기 베이스 영역과 콜렉터 영역 위에는 각각 도체가 증착되어 형성된 베이스 전극과 콜렉터 전극, 그리고, 상기 제1에미터 영역에서 제2에미터 영역까지 도체가 증착되어 제1에미터 영역과 제2에미터 영역, 그리고 이 둘 사이에 제1도전층이 연결되어 단일하게 형성된 에미터 전극을 포함하고 있다.
본 발명에 따른 이러한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터에서는 에미터 전극을 형성하는데 제1에미터 영역과 제2에미터 영역이 서로 간격을 두고 형성되어 도체와 접촉되어 있으므로 제1에미터 영역과 제2에미터 영역 사이에는 도체와 제1도전체와 접촉하게 되는 쇼트키 영역을 포함하게 되므로 저전압을 인가하는 경우에도 베이스 영역에 흐르는 전류의 세기가 커져 전류 이득을 조절하여 전류 구동 능력을 높이게 된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 쇼트키 다이오드를 이용한 수평형 트랜지스터의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제6도는 본 발명의 실시예에 의한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터의 에미터 부분의 단면도이다.
제6도에 도시한 바와 같이 본 발명의 실시예에 따른 수평형 PNP 트랜지스터의 에미터 부분은 N형의 에피층(20)에 P형의 제1에미터 영역(150-1)이 형성되어 있고, 제1에미터 영역(150-1)의 측면으로 간격을 두고 P형의 제2에미터 영역(150-2)이 형성되어 있다. 제1에미터 영역(150-1)과 제2에미터 영역(150-2)이 형성되어 있는 에피층(20) 위에는 제1 및 제2에미터 영역과 모두 접속되어 있는 에미터 전극(59)이 형성되어 있으며, 에미터 전극(59) 하단 일부와 에피층(20) 사이에는 산화막(80)이 형성되어 있다.
제7도의 (a)~(c)는 본 발명의 실시예에 의한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터의 에미터 전극의 형성 과정에서 나타나는 에미터 부분의 단면도이다.
제7도의 (a)에 도시한 바와 같이, N형 에피층(20)에 P형의 불순물을 주입, 확산하여 서로 간격을 두고 있는 두 개의 에미터 영역, 즉 제1 및 제2에미터 영역(150-1, 150-2)을 형성한 후, 에피층(20) 위에 산화막(80)을 씌운다.
다음, 제7도의 (b)와 같이, 에피층(20)에 씌운 산화막(80)을 식각하여 제1 및 제2에터 영역의 일부가 드러나도록 에미터 전극의 접촉면(52)을 만든다. 제1에미터 영역(150-1)과 제2에미터 영역(150-2), 그리고 이 둘 사이의 간격을 형성하는 에피층이 단일한 에미터 전극의 접촉면(52)을 형성한다.
제7도의 (c)의 과정에서는 제7도의 (b)에서 형성한 에미터 전극(59)의 접촉면에 도체를 증착하여 에미터 전극(59)을 형성한다. 이를 식각하여 완성한 에미터 부분의 단면도가 제6도이다.
제8도와 제9도는 본 발명에 의한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터의 실시예를 나타내는 그래프이다.
쇼트키 영역의 크기가 제1에미터 영역의 바깥쪽 끝과 제2에미터 영역의 바깥쪽 끝 사이의 길이가 9μM이고, 제1에미터 영역의 안쪽 끝과 제2에미터 영역의 안쪽 끝 사이의 길이, 즉 제1에미터 영역과 제2에미터 영역 사이의 간격의 길이가 2μM일 때의 값을 나타낸 그래프이다.
제8도는 본 발명에 의한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터에서의 에미터 전압과 콜렉터 전류와 베이스 전류의 관계를 나타낸 그래프이다.
그래프의 가로축은 에미터 전압을 나타내고, 한 간격은 75.00 mV 이다. 세로축은 전류의 세기를 나타내며, 한 간격은 10A이다.
① 번 선은 에미터 전압에 대한 콜렉터 전류의 값을 나타내는 곡선이고, ② 번 선은 에미터 전압에 대한 베이스 전류의 값을 나타내는 곡선이다. ③은 ②의 기울기를 나타내기 위한 직선이다.
제8도에서 볼 때 베이스 전류보다 콜렉터 전류의 값이 크게 나타나는 것은 종래의 수평형 PNP 트랜지스터와 다름이 없다. 따라서 콜렉터 전류의 세기를 베이스 전류의 세기로 나눈 값은 1보다 크게 되는데 이것이 전류 이득이다. 그래프를 제4도의 종래의 수평형 PNP 트랜지스터에 대한 그래프와 비교하여 보면, 전체적으로 콜렉터 전류의 값은 비슷하게 나타나고, 베이스 전류의 값은 종래의 것보다 높아졌음을 볼 수 있다. 특히, 에미터 전압이 저전압인 경우(그래프의 좌측)에 베이스 전류가 종래의 경우보다 높아져서 콜렉터 전류와의 차이가 급격하게 종래의 것보다 작아져, 전류 이득이 작아진다. 그러나 최대 전류 이득의 절반 값이 될 때의 콜렉터 전류의 값을 의미하는 전류 구동 능력면에서 볼 때 에미터 전압이 저전압일 때 즉, 콜렉터 전류의 값이 작을 때의 전류 이득이 작아짐으로써, 최대 전류 이득이 되는 지점에서의 콜렉터 전류의 값이 커지고, 그럼으로써 전류 구동 능력이 높아진다.
제9도는 본 발명에 의한 쇼트키 다이오드를 이용한 수평형 PNP 트랜지스터에서의 콜렉터 전류와 전류 이득과의 관계를 나타낸 그래프이다.
가로축은 콜렉터 전류를 나타내고, 한 간격은 10A를 나타낸다. 세로축은 전류 이득을 나타내며 한 간격은 0.5를 나타낸다.
제9도에서 도시한 바와 같이 최대 전류 이득(+)은 5.03이고, 이 때의 콜렉터 전류의 값은 66.27μA이다. 따라서 최대 전류 이득(+)의 절반 값이 2.52가 되고 이 때의 콜렉터 전류의 값이 5.425mA이다. 그러므로, 전류 구동 능력(×)은 5.425mA, 즉 5425μA가 된다.
따라서, 본 발명에 따른 수평형 PNP 트랜지스터는 에미터 전극을 형성하는 에미터 영역을 제1에미터 영역과 제2에미터 영역의 두 부분으로 나누고 그 사이에 제1도전층으로 간격을 두어 에미터 전극을 형성하는 데에 있어 반도체의 P-N 접합 다이오드 부분과 쇼트키 다이오드 부분을 함께 이용하여 베이스 전류를 조절하고, 따라서 에미터 전압이 낮은 영역에서의 전류 이득을 조절하여 전류 구동 능력을 높여주는 효과가 있다.

Claims (4)

  1. 제1에미터 영역, 상기 제1에미터 영역과 격리되어 형성되어 있는 제2에미터 영역, 상기 제1에미터 영역 및 상기 제2에미터 영역과 격리되어 형성되어 있는 콜렉터 영역, 상기 제1 및 제2에미터 영역과 상기 콜렉터 영역과 접하고 있는 베이스 영역이 형성되어 있는 반도체 기판, 상기 베이스 영역 및 상기 콜렉터 영역과 각각 연결되도록 상기 기판 위에 형성되어 있으며 도체로 이루어진 베이스 전극 및 콜렉터 전극, 그리고 상기 제1에미터 영역 및 상기 제2에미터 영역과 접촉함과 동시에 상기 제1 및 제2에미터 영역 사이의 상기 베이스 영역과도 직접 접촉하고 있는 에미터 전극을 포함하는 수평형 트랜지스터.
  2. 제1항에서, 상기 제1에미터 영역의 바깥쪽 끝과 상기 제2에미터 영역의 바깥쪽 끝까지의 길이가 9㎛이고, 상기 제1에미터 영역의 안쪽 끝과 상기 제2에미터 영역의 안쪽 끝까지의 길이가 2㎛인 에미터 전극을 포함하는 수평형 트랜지스터.
  3. 제1도전층의 반도체 기판에 형성되어 있는 제2도전형의 제1영역안에 서로 격리되어 있으며 제1도전형인 두 개의 에미터 영역을 형성하는 제1공정, 상기 기판 위에 산화막을 형성하는 제2공정, 상기 산화막을 식각하여 상기 두 개의 에미터 영역과 상기 두 개의 에미터 영역 사이의 상기 제1영역이 드러나도록 하는 제3공정, 도전물질을 증착하고 식각하여 상기 두 개의 에미터 영역과 상기 두 개의 에미터 영역 사이의 상기 제1영역과 직접 접촉하는 에미터 전극을 형성하는 제4공정을 포함하는 수평형 PNP 트랜지스터의 제조방법.
  4. 제3항에서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 수평형 PNP 트랜지스터의 제조방법.
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