JPS60176249A - 埋込領域を有する半導体装置 - Google Patents
埋込領域を有する半導体装置Info
- Publication number
- JPS60176249A JPS60176249A JP3285184A JP3285184A JPS60176249A JP S60176249 A JPS60176249 A JP S60176249A JP 3285184 A JP3285184 A JP 3285184A JP 3285184 A JP3285184 A JP 3285184A JP S60176249 A JPS60176249 A JP S60176249A
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- JP
- Japan
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- type
- buried
- areas
- epitaxial layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置に関し、特に埋込資域を有する半
導体装置に関するものである、。
導体装置に関するものである、。
最近、バイポーラ型半導体装置においてもMO8型同様
集積化かめざましく、単位面積当りの素子領かの占める
割シ合が埠加し、そのために埋込層の占有面積も増力口
している。バイボー2型トランジスターは、スイッチン
グスピード高速化のだめに、トランジスタの接合容量、
ベース低チ1、コレクタ10列抵抗を減らし、ベース輻
を狭くする等の配慮がなされている。コレクタ直列抵扮
を下げるために、例えはP型半導体基板上に胎拒抗の欽
いN+型坤込督域をもうけ、その上に層抵抗の高いN−
型エピタキシャル層を堆和し、かつペースの接合容量を
小さくしている。
集積化かめざましく、単位面積当りの素子領かの占める
割シ合が埠加し、そのために埋込層の占有面積も増力口
している。バイボー2型トランジスターは、スイッチン
グスピード高速化のだめに、トランジスタの接合容量、
ベース低チ1、コレクタ10列抵抗を減らし、ベース輻
を狭くする等の配慮がなされている。コレクタ直列抵扮
を下げるために、例えはP型半導体基板上に胎拒抗の欽
いN+型坤込督域をもうけ、その上に層抵抗の高いN−
型エピタキシャル層を堆和し、かつペースの接合容量を
小さくしている。
−4−に、N−型エビタキャル層をP−型生導剃・基板
上に堆積する際、前記P−型半導体基鈑上にエビ層形成
前にもうけた不純物#度の高いN+型型埋領領域ら、N
型不純←・が飛び出し、堆積と同時にエピタキシャル層
内に前記不純物がとり込まれていくという物象(これを
オートドーピングという)が起こる。この現象は埋込領
域の総置)tに影響を受け、面積が大きい程ドーピング
号が多くなシ結果として持合容量が増えるという欠点が
生じる。これを以下に訃明する。
上に堆積する際、前記P−型半導体基鈑上にエビ層形成
前にもうけた不純物#度の高いN+型型埋領領域ら、N
型不純←・が飛び出し、堆積と同時にエピタキシャル層
内に前記不純物がとり込まれていくという物象(これを
オートドーピングという)が起こる。この現象は埋込領
域の総置)tに影響を受け、面積が大きい程ドーピング
号が多くなシ結果として持合容量が増えるという欠点が
生じる。これを以下に訃明する。
従来この種のバイポーラ型坐導体装餉け、第1図に示す
ように1P型型半体基板1士にM 型埋込層2を形成し
、その上にN−型層3をエピタキシャル法で堆積し、次
に絶縁物4でf子m−9離を施してN型層の島3′ を
形成する。さらに前記N−エピタキシャル層3,3′の
表面を絶縁膜5で櫟い通常の方法で窓をあけ、拡散して
N 型コレクタ取シ出し領@6、P型ベース領域7、N
型エミッタ領域8及び電極9を形成し、バイボー2型
半導体装置を杵成する。
ように1P型型半体基板1士にM 型埋込層2を形成し
、その上にN−型層3をエピタキシャル法で堆積し、次
に絶縁物4でf子m−9離を施してN型層の島3′ を
形成する。さらに前記N−エピタキシャル層3,3′の
表面を絶縁膜5で櫟い通常の方法で窓をあけ、拡散して
N 型コレクタ取シ出し領@6、P型ベース領域7、N
型エミッタ領域8及び電極9を形成し、バイボー2型
半導体装置を杵成する。
しかし、集e密度が増すに従ってN 型埋込層2の占め
る割合が増し、これが約20%以上になるとN型エピタ
キシャル層3の堆Kft時に起こるオートドーピングの
量が増え、その結果としてN型エビタキシャルル・3の
表面近くまでN酉(不純物の塗炭の濃い部分かできてし
まい、コレクターベース間の而」圧の但下、トランジス
タ接合@量の坩・力ロベース幅がコントロールできない
等のトランジスタ特性の劣化をもたらし耐圧の低いスイ
ッチングスピードの遅い性能の悪い牛導体装警力;でき
あがることになる。
る割合が増し、これが約20%以上になるとN型エピタ
キシャル層3の堆Kft時に起こるオートドーピングの
量が増え、その結果としてN型エビタキシャルル・3の
表面近くまでN酉(不純物の塗炭の濃い部分かできてし
まい、コレクターベース間の而」圧の但下、トランジス
タ接合@量の坩・力ロベース幅がコントロールできない
等のトランジスタ特性の劣化をもたらし耐圧の低いスイ
ッチングスピードの遅い性能の悪い牛導体装警力;でき
あがることになる。
本発明の目的は、埋込令゛域を有する半導体装置におい
て、オートドーピング量を抑えることによって高耐圧で
接合@貴の小さいトランジスタ細切を設はスイッチング
スピードの速い、性能の良い半導体装置を提供すること
である。
て、オートドーピング量を抑えることによって高耐圧で
接合@貴の小さいトランジスタ細切を設はスイッチング
スピードの速い、性能の良い半導体装置を提供すること
である。
本発明によれば、−導電型半導付基体に逆導電型不純物
濃度の異なる第1の埋込領域と第2の埋込領域、とを形
成し、その上に通導11型のエピタキシャル層を形成し
、該エピタキシャル層を島領域に分離して各島領場内に
回路素子を形成したことを特徴とする半導体装置が得ら
れる。
濃度の異なる第1の埋込領域と第2の埋込領域、とを形
成し、その上に通導11型のエピタキシャル層を形成し
、該エピタキシャル層を島領域に分離して各島領場内に
回路素子を形成したことを特徴とする半導体装置が得ら
れる。
次に本発明を図面を用いてさらに詳細に訃明する。
第2図(a)乃至第2図(d)は、本発明の一実施例を
その製造工程順に示した各−f面図である。まず、第2
図(a)に示すように law半導体基板1上に逆折的
に第1のN+型埋込仙域2と第2のN+型型埋領領域2
′を形成する。この2つの埋込参・域は不純物又はその
濃度が異なるものとし、例えば、埋込領域の不純物とし
てん1の埋込領域2にマンチモン、多42の埋込領域2
′ に砒素を用いたり、成るいは埋込領域の不純物濃度
に濃淡をつけ第1の埋込急場、2は濃度を薄くシ、第2
の埋込領域は通常の濃度で拡散し、エピタキシャルπ・
の形成前の第1の埋込領域2の表面&展をu72の埋込
領域2′の50〜80チり下になるようにしておく。
その製造工程順に示した各−f面図である。まず、第2
図(a)に示すように law半導体基板1上に逆折的
に第1のN+型埋込仙域2と第2のN+型型埋領領域2
′を形成する。この2つの埋込参・域は不純物又はその
濃度が異なるものとし、例えば、埋込領域の不純物とし
てん1の埋込領域2にマンチモン、多42の埋込領域2
′ に砒素を用いたり、成るいは埋込領域の不純物濃度
に濃淡をつけ第1の埋込急場、2は濃度を薄くシ、第2
の埋込領域は通常の濃度で拡散し、エピタキシャルπ・
の形成前の第1の埋込領域2の表面&展をu72の埋込
領域2′の50〜80チり下になるようにしておく。
次に第2図(b)に示すように、半導体基板1の表面に
N−型エピタキシャル層3を堆和し、次に第2図(C)
に示すように、か1記工ピタキシヤル層を島領域3′
に分離せる絶縁物4を形成し、さらに前記N−智″エピ
タキシャル層3,3′の表面を絶縁−5で覆い42図(
d)に示すように各島tfJk3’ に通常の方法で窓
をあり゛、拡散してh 型コレクタ取り出し俵域6、P
+型ベース伽域7、N+型エミッタ修坏8、そして各領
域に聾&9を形成する。
N−型エピタキシャル層3を堆和し、次に第2図(C)
に示すように、か1記工ピタキシヤル層を島領域3′
に分離せる絶縁物4を形成し、さらに前記N−智″エピ
タキシャル層3,3′の表面を絶縁−5で覆い42図(
d)に示すように各島tfJk3’ に通常の方法で窓
をあり゛、拡散してh 型コレクタ取り出し俵域6、P
+型ベース伽域7、N+型エミッタ修坏8、そして各領
域に聾&9を形成する。
本実施例は、N 型埋込恰域を泥1の埋込領域2と第2
の埋込領域2′ に分はエピタキシャル層の形成前の身
・1の埋込領域2の表面両度か詳・2の通常濃度の埋込
+!fi域2′ の50〜801シ下になるようにし、
埋込領域の占める割合が大きい牛梼体装置であっても1
.エピタキシャル層の堆朴時にとり込捷れるオートドー
ピングによる不純物かを少なくシ、エピタキシャル層の
表面近くまで濃度の溌い部分かでき疫いようにすること
によシ、ベース−コレクタ耐圧を高くシ、俤合容量を小
さくし、ベース幅のコントロールを容易にし、トランジ
スタ特性の劣化を防ぎスイッチングスピードの早い性能
の良い半導体装t)とすることができる。
の埋込領域2′ に分はエピタキシャル層の形成前の身
・1の埋込領域2の表面両度か詳・2の通常濃度の埋込
+!fi域2′ の50〜801シ下になるようにし、
埋込領域の占める割合が大きい牛梼体装置であっても1
.エピタキシャル層の堆朴時にとり込捷れるオートドー
ピングによる不純物かを少なくシ、エピタキシャル層の
表面近くまで濃度の溌い部分かでき疫いようにすること
によシ、ベース−コレクタ耐圧を高くシ、俤合容量を小
さくし、ベース幅のコントロールを容易にし、トランジ
スタ特性の劣化を防ぎスイッチングスピードの早い性能
の良い半導体装t)とすることができる。
また、他の実施例では第3図に示すように、N+型埋込
%城の不純物濃度をそのデバイスの用途に応じて3種以
上に分はエピタキシャル層堆積剤の表面濃度を3ステッ
プ2.2’、2’以上に分けて下げ、オートド−ピンク
量を減らしても良い。
%城の不純物濃度をそのデバイスの用途に応じて3種以
上に分はエピタキシャル層堆積剤の表面濃度を3ステッ
プ2.2’、2’以上に分けて下げ、オートド−ピンク
量を減らしても良い。
以上の結果、エピタキシャル層へのオートドーピングは
減り濃度に影響される括合容キ等の欠点を勉決できる。
減り濃度に影響される括合容キ等の欠点を勉決できる。
ただし、不純物@度の低い埋込領域をもつ島領域はコレ
クタ直列抵抗が弱干高くなるので、この部分にはコレク
タ直列抵抗よりも接合容量を減らす方が望ましい素子を
形成しなければならない。−例としてFROMを例にと
ると、セル部および書込み部は高濃度埋込領域上に形成
し、入出力部等の周辺部は低濃度埋込領埴土に形成する
方がよい。
クタ直列抵抗が弱干高くなるので、この部分にはコレク
タ直列抵抗よりも接合容量を減らす方が望ましい素子を
形成しなければならない。−例としてFROMを例にと
ると、セル部および書込み部は高濃度埋込領域上に形成
し、入出力部等の周辺部は低濃度埋込領埴土に形成する
方がよい。
以上説明したように、本発明によれば簡単な抱造でエピ
タキシャル層の堆積時のオートドーピング量を抑え、扁
耐圧で、接合容量の小さいスイッチングスピードの速い
、高性能の半導体装置及びその製造方法が得られ、その
効果は非常に太きい。
タキシャル層の堆積時のオートドーピング量を抑え、扁
耐圧で、接合容量の小さいスイッチングスピードの速い
、高性能の半導体装置及びその製造方法が得られ、その
効果は非常に太きい。
第1図は、従来の半導体装置の断面図を示す。
第2図(a)乃至第2図(d)は本発明の一実施例につ
いてその主要製造工程における半導体装置の断面図、第
3図は他の実施例の断面図を示す。 1・・・・・・Pg半導体基板、2.2’ 、2’・・
・・・・N 型埋込層、3・・・・・・N型エピタキシ
ャル層、4・・・・・・絶縁物、5・・・・・・絶縁膜
、6・・・・・・N 型コレクタ・リーチスルー細板、
7・・・・・・ベース領域、8・・・・・・エミッタ領
域、9・・・・・・電極。 筋2図(幻 82区(b) 第2図(C) 功ち2Lロ (ダノ
いてその主要製造工程における半導体装置の断面図、第
3図は他の実施例の断面図を示す。 1・・・・・・Pg半導体基板、2.2’ 、2’・・
・・・・N 型埋込層、3・・・・・・N型エピタキシ
ャル層、4・・・・・・絶縁物、5・・・・・・絶縁膜
、6・・・・・・N 型コレクタ・リーチスルー細板、
7・・・・・・ベース領域、8・・・・・・エミッタ領
域、9・・・・・・電極。 筋2図(幻 82区(b) 第2図(C) 功ち2Lロ (ダノ
Claims (1)
- 一導電型半導体基板内に複数に分割されて形成された逆
塙霜型の埋込領域の不純物濃度に差をもたせたことを喘
佇・とする埋込領域を有する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3285184A JPS60176249A (ja) | 1984-02-23 | 1984-02-23 | 埋込領域を有する半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3285184A JPS60176249A (ja) | 1984-02-23 | 1984-02-23 | 埋込領域を有する半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60176249A true JPS60176249A (ja) | 1985-09-10 |
Family
ID=12370335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3285184A Pending JPS60176249A (ja) | 1984-02-23 | 1984-02-23 | 埋込領域を有する半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60176249A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63144568A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | バイポ−ラ半導体集積回路 |
-
1984
- 1984-02-23 JP JP3285184A patent/JPS60176249A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63144568A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | バイポ−ラ半導体集積回路 |
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