JPS60224241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60224241A JPS60224241A JP7949184A JP7949184A JPS60224241A JP S60224241 A JPS60224241 A JP S60224241A JP 7949184 A JP7949184 A JP 7949184A JP 7949184 A JP7949184 A JP 7949184A JP S60224241 A JPS60224241 A JP S60224241A
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- Japan
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造方法に関し、特に半導体集積
回路における三重拡散型ト２ンジヌタの製造方法に関す
るものである。
回路における三重拡散型ト２ンジヌタの製造方法に関す
るものである。
従来、半導体集積回路におけるＰＮＰ）ランジスタとし
ては横型ＰＮＰ ）ランジスタ及び縦型ＰＮＰ）？ンジ
スタが実用化されている。このうち横型ＰＮＰトランジ
スタは製造方法は容易であるがエミッタ接地電流増幅率
（以下ｈＦＫと記す）が小さく利得帯域幅積（以下ｆＴ
と記す）が小さいという欠点を有している。これに対し
縦型ＰＮＰトランジスタはｈＰｌ は大きいがコレクタ
飽和電圧（以下■ＣＩ（５ａｔ）と記す）が大きいとい
う欠点を有している。従ってＩＣにおける従来のＰＮＰ
トランジスタでは使用目的及び使用用途もかなシ制限を
受けている。又ＮＰＮ）ランジスタとの相補性からもＰ
ＮＰ）ランジスタの特性改善が要求されている。
ては横型ＰＮＰ ）ランジスタ及び縦型ＰＮＰ）？ンジ
スタが実用化されている。このうち横型ＰＮＰトランジ
スタは製造方法は容易であるがエミッタ接地電流増幅率
（以下ｈＦＫと記す）が小さく利得帯域幅積（以下ｆＴ
と記す）が小さいという欠点を有している。これに対し
縦型ＰＮＰトランジスタはｈＰｌ は大きいがコレクタ
飽和電圧（以下■ＣＩ（５ａｔ）と記す）が大きいとい
う欠点を有している。従ってＩＣにおける従来のＰＮＰ
トランジスタでは使用目的及び使用用途もかなシ制限を
受けている。又ＮＰＮ）ランジスタとの相補性からもＰ
ＮＰ）ランジスタの特性改善が要求されている。
この要求を満足するために考えられたのが第１図に示す
三重拡散型ＰＮＰ）ランジスタである。
三重拡散型ＰＮＰ）ランジスタである。
三重拡散型ＰＮＰ）ランジスタに以下の様にして形成さ
れる。
れる。
Ｎ型埋込層２０２及びＰ＋型埋込層２０３゜２０３′を
有する半導体基板２０１上にＮ−型エピタキシャル層２
０４を形成し、エピタキシャル層２０４表面よシコレク
タ領域の一部となるＰ型第２コレクタ領域２０５を形成
する。次にコレクタ領域の一部となるＰ＋型第２コレク
タ領域２０６と島領域を電気的に絶縁するためのＰ 型
絶縁分離領域２０６′を同時に形成する。このときＰ形
第１コレクタ領域２０５Ｐ 型第２コレクタ領域２０６
及びＰ 型絶縁分離領域２０６ はＰ 型埋込層２０３
及び２０３′と連続する。次にＰ型第１コレクタ領域２
０５内にＮ型ベース領域２０７を形成し次にＰ 型エミ
ッタ領域２０８及びＰ 型コレクタコンタクト領域２０
８′を同時に形成する。次にＮ＋型ベースコンタクト領
域２０９を形成し最後に酸化膜２１０の開口を通じて工
ζツタベース及びコレクタ電極パターン２１１，２１２
及び２１３を形成する。
有する半導体基板２０１上にＮ−型エピタキシャル層２
０４を形成し、エピタキシャル層２０４表面よシコレク
タ領域の一部となるＰ型第２コレクタ領域２０５を形成
する。次にコレクタ領域の一部となるＰ＋型第２コレク
タ領域２０６と島領域を電気的に絶縁するためのＰ 型
絶縁分離領域２０６′を同時に形成する。このときＰ形
第１コレクタ領域２０５Ｐ 型第２コレクタ領域２０６
及びＰ 型絶縁分離領域２０６ はＰ 型埋込層２０３
及び２０３′と連続する。次にＰ型第１コレクタ領域２
０５内にＮ型ベース領域２０７を形成し次にＰ 型エミ
ッタ領域２０８及びＰ 型コレクタコンタクト領域２０
８′を同時に形成する。次にＮ＋型ベースコンタクト領
域２０９を形成し最後に酸化膜２１０の開口を通じて工
ζツタベース及びコレクタ電極パターン２１１，２１２
及び２１３を形成する。
かかる三重拡散型ＰＮＰ）ランジスタにおいて２はＰ型
第１コレクタ領域、Ｎ型ベース領域及びＰ＋型リミッタ
領域を拡散やイオン注入で形成するのでベース幅Ｗ の
制御が容易であ”ｈＦＢコントレール上好ましい。又ベ
ース領域が高濃度（従来のＰＮＰ ）ランジスタはエピ
タキシャル層でベースを形成しているので１０１４〜１
０１６ｃｍ−３程度ンであるためバンチスルーの心配が
なくベース幅ＷＢをＮＰＮ並に小さくでき、しかも不純
物勾配を生じているためｈＦ８の電流依存性や高周波特
性が飛躍的に改善される。従ってＮＰＮ）９ンジスタと
の相補性も極めて良く工。設計上大いに注目されている
。
第１コレクタ領域、Ｎ型ベース領域及びＰ＋型リミッタ
領域を拡散やイオン注入で形成するのでベース幅Ｗ の
制御が容易であ”ｈＦＢコントレール上好ましい。又ベ
ース領域が高濃度（従来のＰＮＰ ）ランジスタはエピ
タキシャル層でベースを形成しているので１０１４〜１
０１６ｃｍ−３程度ンであるためバンチスルーの心配が
なくベース幅ＷＢをＮＰＮ並に小さくでき、しかも不純
物勾配を生じているためｈＦ８の電流依存性や高周波特
性が飛躍的に改善される。従ってＮＰＮ）９ンジスタと
の相補性も極めて良く工。設計上大いに注目されている
。
今日では三重拡散型ＰＮＰ）ツンジスタをオーディオ、
電源尋の出力部へ応用することが考えられてお”Ｃ）ｉ
！（ｓａｔ）の低減等に依る大電流化の検討及びエミッ
タコレクタ間耐圧（以下Ｂ ｖｃｉｃｏと記す）の上昇
に依る耐サージ、耐負荷、シ璽−ト破壊強度の上昇の検
討が行なわれている。
電源尋の出力部へ応用することが考えられてお”Ｃ）ｉ
！（ｓａｔ）の低減等に依る大電流化の検討及びエミッ
タコレクタ間耐圧（以下Ｂ ｖｃｉｃｏと記す）の上昇
に依る耐サージ、耐負荷、シ璽−ト破壊強度の上昇の検
討が行なわれている。
三重拡散型ＰＮＰ）ランジスタにおいては構造上０問題
から■ＣＥ（ｍａｔ）の低減及びＢＶｃＲｏの上昇を容
易に満足することが困難である。ＢｖｃＫ。
から■ＣＥ（ｍａｔ）の低減及びＢＶｃＲｏの上昇を容
易に満足することが困難である。ＢｖｃＫ。
に埋込層のせシ上が９の濃度プロファイル傾斜に依る空
乏層の広が夛に依存し傾斜が急峻な程低下するいわゆる
埋込層におけるリーチヌル−で制御を受けている。この
ためＢｖｃｇｏは埋込層濃度プロファイル及びエピタキ
シャル層厚に大きく依存する。■ 、 の低減は埋込層
の抵抗分が全コＣＢ（ｓ ｔ） レクタ直列抵抗（以下γ、６という）に対して大きな比
率を有しているため埋込層の高濃度化を計らない限シ実
現が困難である。ところが埋込層の高濃度化は埋込層の
せシ上がシの濃度プロファイルをさらに急峻にするため
高耐圧化には増々不利になる。
乏層の広が夛に依存し傾斜が急峻な程低下するいわゆる
埋込層におけるリーチヌル−で制御を受けている。この
ためＢｖｃｇｏは埋込層濃度プロファイル及びエピタキ
シャル層厚に大きく依存する。■ 、 の低減は埋込層
の抵抗分が全コＣＢ（ｓ ｔ） レクタ直列抵抗（以下γ、６という）に対して大きな比
率を有しているため埋込層の高濃度化を計らない限シ実
現が困難である。ところが埋込層の高濃度化は埋込層の
せシ上がシの濃度プロファイルをさらに急峻にするため
高耐圧化には増々不利になる。
以上よりｖ。Ｅ（＋ａｔ）の低減及びＢｖｃ］ｉ、ｏの
上昇に際しては埋込層の高濃度化を計υ埋込層のせシ上
がシ濃度プロファイルを緩慢にすることが必要である。
上昇に際しては埋込層の高濃度化を計υ埋込層のせシ上
がシ濃度プロファイルを緩慢にすることが必要である。
埋込層のせシ上がシ濃度プ０ファイルを緩慢にする対策
としては埋込層に加わる熱処理時間を増大させせシ上が
６ｏ濃度プロファイルを緩慢にすることが考えられるが
所望耐圧Ｂｖｏ８ｏを得るためにエピタキシャル層の厚
さをいたずらに増大させることになりＮＰＮ）ランジス
タの特性の悪化、横広が９の増大に依るペレット面積の
増大結晶欠陥の発生の増加を招く結果となる。
としては埋込層に加わる熱処理時間を増大させせシ上が
６ｏ濃度プロファイルを緩慢にすることが考えられるが
所望耐圧Ｂｖｏ８ｏを得るためにエピタキシャル層の厚
さをいたずらに増大させることになりＮＰＮ）ランジス
タの特性の悪化、横広が９の増大に依るペレット面積の
増大結晶欠陥の発生の増加を招く結果となる。
本発明の目的１＠かかる問題点を解決すべくなされたも
のであＬｖ 、の低減、ＢＶ、、ｏのＣＩＣ（ｓ ｔ） 上昇を容易に満足する三重拡散型トランジスタを有する
半導体装置の製造方法を提供することにある。
のであＬｖ 、の低減、ＢＶ、、ｏのＣＩＣ（ｓ ｔ） 上昇を容易に満足する三重拡散型トランジスタを有する
半導体装置の製造方法を提供することにある。
〔発明の構成〕
本発明の半導体装置の製造方法は一導電型の半導体基板
表面よシ他の導電型の第１埋込層を形成し１次に前記第
１埋込層表面よ）前記−導電型の第２埋込層を形成し、
しかる後前記信の導電型の第１エピタキシャル層を形成
し１次に前記第１エピタキシャル層表面よシ前記第２埋
込層と連続ししかも前記第２埋込層に比して低濃度の前
記−導電型第３埋込層を形成し、しかる後前記信の導電
型の第２エピタキシャル層を形成し１次に前記第２エピ
タキシャル層表面よシ前記第３埋込層と連続するように
前記−導電型の第１領域を形成し。
表面よシ他の導電型の第１埋込層を形成し１次に前記第
１埋込層表面よ）前記−導電型の第２埋込層を形成し、
しかる後前記信の導電型の第１エピタキシャル層を形成
し１次に前記第１エピタキシャル層表面よシ前記第２埋
込層と連続ししかも前記第２埋込層に比して低濃度の前
記−導電型第３埋込層を形成し、しかる後前記信の導電
型の第２エピタキシャル層を形成し１次に前記第２エピ
タキシャル層表面よシ前記第３埋込層と連続するように
前記−導電型の第１領域を形成し。
しかる後前記第１領域内に前記信の導電型の第２領域を
形成し１次いで前記第２領域内に前記−導電型の第３領
域を形成することによシ構成される。
形成し１次いで前記第２領域内に前記−導電型の第３領
域を形成することによシ構成される。
以下に図面を参照して本発明の一実施例を詳細に説明す
る。第２図（ａ）〜（ｄ）ｔＥｔ本発明の一実施例を説
明するために工程順に示した断面図でちゃ５本実施例で
は三重拡散型ＰＮＰ）ランジスタの製造方法につき説明
する。
る。第２図（ａ）〜（ｄ）ｔＥｔ本発明の一実施例を説
明するために工程順に示した断面図でちゃ５本実施例で
は三重拡散型ＰＮＰ）ランジスタの製造方法につき説明
する。
まず１．第２図（ａ）゛に示すようＫＰ型基板１表面よ
りＮ型不純物例えばリン（Ｐ）をイオン注入−型埋込層
２を形成する。次に埋込１１２内を含む所＋ 定基板１表面よりｐ 型不純物を拡散しｔ 型埋込層３
及び３′を同時に形成する。このときＰ＋型不純物拡散
後のシート抵抗ρ、は例えば１０〜４０Ω／Δ程度であ
る。次にＮ−型第１エピタキシヤル１１４を成長させる
。
りＮ型不純物例えばリン（Ｐ）をイオン注入−型埋込層
２を形成する。次に埋込１１２内を含む所＋ 定基板１表面よりｐ 型不純物を拡散しｔ 型埋込層３
及び３′を同時に形成する。このときＰ＋型不純物拡散
後のシート抵抗ρ、は例えば１０〜４０Ω／Δ程度であ
る。次にＮ−型第１エピタキシヤル１１４を成長させる
。
次に、第２図（ｂｌに示すように所定第１エピタキシヤ
ルＩ１４表面よシＰ＋型不純物を拡散しＰ＋型埋込層１
０３及び１０３′を同時に形成する。このときＰ 型不
純物拡散後のρ８は例えば５０〜２００Ｖ口程度である
。次にＮ−型第２エピタキシャル層１０４を成長させる
。
ルＩ１４表面よシＰ＋型不純物を拡散しＰ＋型埋込層１
０３及び１０３′を同時に形成する。このときＰ 型不
純物拡散後のρ８は例えば５０〜２００Ｖ口程度である
。次にＮ−型第２エピタキシャル層１０４を成長させる
。
次に、第２図（ｃ）ＶＣ示すように、所定第２エピタキ
シヤル＄１０４表面よりＰ型不純物１例えばホウ素（Ｂ
）をイオン注入し°Ｐ型第１コレクタ領域５を形成する
。次に所定第２エピタキシャル層１０４表面よシＰ＋型
不純物を拡散し戸型第２コレクタ領域６及びＰ＋型絶縁
分離領域６′を同時に形成する。このときＰ＋型第１埋
込層３とＰ＋型第２埋込層１０３は連続し、さらにＰ＋
型第２埋込層１０３とＰ型箔１コレクタ領域５も連続す
る。又Ｐ＋型第２埋込層１０３とＰ＋型第２コレクタ領
域６も連続しコレクタ領域が形成される。
シヤル＄１０４表面よりＰ型不純物１例えばホウ素（Ｂ
）をイオン注入し°Ｐ型第１コレクタ領域５を形成する
。次に所定第２エピタキシャル層１０４表面よシＰ＋型
不純物を拡散し戸型第２コレクタ領域６及びＰ＋型絶縁
分離領域６′を同時に形成する。このときＰ＋型第１埋
込層３とＰ＋型第２埋込層１０３は連続し、さらにＰ＋
型第２埋込層１０３とＰ型箔１コレクタ領域５も連続す
る。又Ｐ＋型第２埋込層１０３とＰ＋型第２コレクタ領
域６も連続しコレクタ領域が形成される。
同様ｒｃｐ＋型第１埋込層３′とＰ＋型第２埋込層１０
３′及びＰ＋型第２埋込層１０３′とＰ 型絶縁分離領
域６′も連続し島領域を完全に分離している。
３′及びＰ＋型第２埋込層１０３′とＰ 型絶縁分離領
域６′も連続し島領域を完全に分離している。
次に、第２図（ｄ）に示すようＫＮ型不純物例えば（３
１Ｐ−％イオン注入しＮ型ベース領域７を形成し、その
後Ｐ 型不純物を拡散し、Ｐ 型皿（ツタ領域８及びＰ
型コレクタコンタクト領域８′を形成する。尚コレク
タコンタクト領域はＮＰＮのベースと同時に形成しても
よい。次にＮ＋型不純物を拡散しＮ 型ベースコンタク
ト領域９を形成し最後にエミッタベース及びコレクタ領
域の所定コンタクト開口領域を酸化膜１０をエツチング
して各電極パターン１１．１２及び１３を形成する。
１Ｐ−％イオン注入しＮ型ベース領域７を形成し、その
後Ｐ 型不純物を拡散し、Ｐ 型皿（ツタ領域８及びＰ
型コレクタコンタクト領域８′を形成する。尚コレク
タコンタクト領域はＮＰＮのベースと同時に形成しても
よい。次にＮ＋型不純物を拡散しＮ 型ベースコンタク
ト領域９を形成し最後にエミッタベース及びコレクタ領
域の所定コンタクト開口領域を酸化膜１０をエツチング
して各電極パターン１１．１２及び１３を形成する。
かようにして本発明による三重拡散型ＰＮＰ ）ランジ
スタが製造される。第３図は第２図（ｅｌのＡ −Ａ′
断面の不純物濃度７ＦＣ１１フアイルを示す。
スタが製造される。第３図は第２図（ｅｌのＡ −Ａ′
断面の不純物濃度７ＦＣ１１フアイルを示す。
本発明の実施例によれば実際の埋込層の抵抗分としては
Ｐ型筒１埋込層における抵抗分が効いてくることになる
が高濃度で形成しているので低抵抗化が実現できる。エ
ミッタ直下部のコレクタ領域における低濃度Ｐ型第２埋
込層の縦方向の抵抗分はトランジスタが飽和している場
合例えばコレクタ電流とベース電流の比Ｉｅ／ＩｎがＩ
Ｃ／ＩＢ＝１０程度の場合コレクタ伝導度変調が起こる
ため小さくなることが知られている。従ってＰ型筒２埋
込ｒ＠を低濃度で形成しても全コレクタ直列抵抗ｒｓｃ
は増大せずＰ型第１埋込＃金高濃度で形成している分だ
け”ｓｃが低減し■。Ｅ（□ｔ）は著しく低減できる。
Ｐ型筒１埋込層における抵抗分が効いてくることになる
が高濃度で形成しているので低抵抗化が実現できる。エ
ミッタ直下部のコレクタ領域における低濃度Ｐ型第２埋
込層の縦方向の抵抗分はトランジスタが飽和している場
合例えばコレクタ電流とベース電流の比Ｉｅ／ＩｎがＩ
Ｃ／ＩＢ＝１０程度の場合コレクタ伝導度変調が起こる
ため小さくなることが知られている。従ってＰ型筒２埋
込ｒ＠を低濃度で形成しても全コレクタ直列抵抗ｒｓｃ
は増大せずＰ型第１埋込＃金高濃度で形成している分だ
け”ｓｃが低減し■。Ｅ（□ｔ）は著しく低減できる。
又Ｐ型組２埋込層を低濃度で形成しているため例えば従
来と同一熱処理時間を施した場合埋込層のせシ上が９濃
度プロファイル傾斜は緩慢にな夛所望ＢｖｃＥｏの確保
及び為耐圧化は容易になり第２エピタキシャル層厚の薄
膜化を実現できる。又Ｐ型組２埋込層のせシ上が夛濃度
プロファイル傾斜が緩慢であることはエピタキシャル層
厚が大きくなってもエミッタ直下部の第１コレクタ領域
と第２埋込層の合成に依る実効コレクタ濃度の低下が小
さくなるから擬似飽和現象に依るｈＰｉＨの電流依存性
の悪化は小さくなる。
来と同一熱処理時間を施した場合埋込層のせシ上が９濃
度プロファイル傾斜は緩慢にな夛所望ＢｖｃＥｏの確保
及び為耐圧化は容易になり第２エピタキシャル層厚の薄
膜化を実現できる。又Ｐ型組２埋込層のせシ上が夛濃度
プロファイル傾斜が緩慢であることはエピタキシャル層
厚が大きくなってもエミッタ直下部の第１コレクタ領域
と第２埋込層の合成に依る実効コレクタ濃度の低下が小
さくなるから擬似飽和現象に依るｈＰｉＨの電流依存性
の悪化は小さくなる。
以上説明したとおシ１本発明によれば＊ ｖＣＩＣ（ａ
ａｔ）の低減ＴｈＢｖＣＥＯの上昇を容易に実現できオ
ーディオや電源等の出力部への応用を可能にしうる三重
拡散型トランジスタを容易に製造することができる。
ａｔ）の低減ＴｈＢｖＣＥＯの上昇を容易に実現できオ
ーディオや電源等の出力部への応用を可能にしうる三重
拡散型トランジスタを容易に製造することができる。
尚本発明は上記実施例に限られることなく極性を換えて
も本発明の範囲を逸脱するものではない。
も本発明の範囲を逸脱するものではない。
第１図は従来の三重拡散型ＰＮＰ）ランジスタの断面図
、第２図（ａ）〜（ｄ）は本発明の一実施例を説明する
ために工程順に示した断面図、第３図は第２図（Ｃ）の
Ａ−Ａ’断面の不純物濃度プロファイルである。 １・・・・・・Ｐ 型半導体基板、２・・・・・・Ｎ型
埋込層（第１埋込層）、３・・・・・・Ｐ 型第１埋込
層（第２埋込層）％３′・・・・・・Ｐ＋型第１埋込層
、４・・・・・・Ｎ−型第１エピタキシヤルＮＩ％ １
０３・・・・・・Ｐ型第２埋込層（第３埋込層）、１０
３’・・・・・・Ｐ＋型第２埋込層、１０４・・・・・
・Ｎ−型第２エピタキシャル層。 ５・・・・・・Ｐ型筒１コレクタ領域（第１領域）、６
・・・・・・Ｐ＋型第２コレクタ領域、７・・団・Ｎ型
ペース領域、８・・・・・・Ｐ＋型エミッタ領域、８′
・・団・Ｐ＋型コレクタコンタクト領域、９・・団・Ｎ
型ヘースコンタクト領域、１０・・・・・・酸化膜、
１１・・・・・・エミッタ電極ハターン、１２・・・・
・・ペース電伊パターン。 １３・・・・・・コレクタ電極パターン。 茅１ｆｆｉ ′￥−２百 牛Ｚヅ 事、１ 鞠°゛“″゛
、第２図（ａ）〜（ｄ）は本発明の一実施例を説明する
ために工程順に示した断面図、第３図は第２図（Ｃ）の
Ａ−Ａ’断面の不純物濃度プロファイルである。 １・・・・・・Ｐ 型半導体基板、２・・・・・・Ｎ型
埋込層（第１埋込層）、３・・・・・・Ｐ 型第１埋込
層（第２埋込層）％３′・・・・・・Ｐ＋型第１埋込層
、４・・・・・・Ｎ−型第１エピタキシヤルＮＩ％ １
０３・・・・・・Ｐ型第２埋込層（第３埋込層）、１０
３’・・・・・・Ｐ＋型第２埋込層、１０４・・・・・
・Ｎ−型第２エピタキシャル層。 ５・・・・・・Ｐ型筒１コレクタ領域（第１領域）、６
・・・・・・Ｐ＋型第２コレクタ領域、７・・団・Ｎ型
ペース領域、８・・・・・・Ｐ＋型エミッタ領域、８′
・・団・Ｐ＋型コレクタコンタクト領域、９・・団・Ｎ
型ヘースコンタクト領域、１０・・・・・・酸化膜、
１１・・・・・・エミッタ電極ハターン、１２・・・・
・・ペース電伊パターン。 １３・・・・・・コレクタ電極パターン。 茅１ｆｆｉ ′￥−２百 牛Ｚヅ 事、１ 鞠°゛“″゛
Claims (1)
- 【特許請求の範囲】 ゛−導電型の半導体基板表面よシ他の導電型の第１埋込
層を形成し１次に前記第１埋込層表面より前記−導電型
の第２埋込層を形成し、しかる後前記信の導電型の第１
エピタキシャル層を形成し。 次に前記第１エピタキシャル層表面より前記第２埋込層
と連続ししかも前記第２埋込層に比して低濃度の前記−
導電型第３埋込層を形成し、しかる後的配信の導電型の
第２エピタキシャル層を形成し１次に前記第２エピタキ
シャル層表面より前記第３埋込層と連続するように前記
−導電型の第１領域を形成し、しかる後前記第１領域内
に前記信の導電型の第２領域を形成し１次いで前記第２
領域内に前記−導電型の第３領域を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7949184A JPS60224241A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7949184A JPS60224241A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224241A true JPS60224241A (ja) | 1985-11-08 |
Family
ID=13691368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7949184A Pending JPS60224241A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287548A (ja) * | 1988-09-24 | 1990-03-28 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
-
1984
- 1984-04-20 JP JP7949184A patent/JPS60224241A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287548A (ja) * | 1988-09-24 | 1990-03-28 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
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