JPH0195552A - モノリシック集積半導体装置の製造方法 - Google Patents
モノリシック集積半導体装置の製造方法Info
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- JPH0195552A JPH0195552A JP63222602A JP22260288A JPH0195552A JP H0195552 A JPH0195552 A JP H0195552A JP 63222602 A JP63222602 A JP 63222602A JP 22260288 A JP22260288 A JP 22260288A JP H0195552 A JPH0195552 A JP H0195552A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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-
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はモノリシック集積半導体装置、特に、半導体材
料の単一チップに集積化制御回路及びこれに関連する高
電力素子を具える装置の製造方法に関するものである。
料の単一チップに集積化制御回路及びこれに関連する高
電力素子を具える装置の製造方法に関するものである。
この種の装置を製造するために、電力段を制御する集積
回路を形成する領域を共通基板から電気的に分離する必
要があることは既知である。又、集積化制御回路のトラ
ンジスタのコレクタ直列抵抗の値を減少するために、こ
れらトランジスタのコレクタ領域の下側に埋込み層を設
けることも既知である。
回路を形成する領域を共通基板から電気的に分離する必
要があることは既知である。又、集積化制御回路のトラ
ンジスタのコレクタ直列抵抗の値を減少するために、こ
れらトランジスタのコレクタ領域の下側に埋込み層を設
けることも既知である。
この埋込み層を反対導電型を呈する不純物が多量にドー
プされた層上に形成して外方拡散現象により前記埋込み
層及び共通基板間に分離層を形成する場合には、埋込み
層の下側の分離層内に存在するドーパントがその上側の
埋込み層内に拡散すると共にコレクタ領域内に拡散する
ようになる。
プされた層上に形成して外方拡散現象により前記埋込み
層及び共通基板間に分離層を形成する場合には、埋込み
層の下側の分離層内に存在するドーパントがその上側の
埋込み層内に拡散すると共にコレクタ領域内に拡散する
ようになる。
従って、ファントム層とも称される不所望かつ有害な“
中間”層が形成されるため、集積化制御回路のトランジ
スタのコレクタ領域の前記埋込み層に隣接する部分に変
形が生じるようになる。かかる層の導電型は、実際上、
埋め込み層及びその上側のコレクタ領域に必要な導電型
とは逆となる。
中間”層が形成されるため、集積化制御回路のトランジ
スタのコレクタ領域の前記埋込み層に隣接する部分に変
形が生じるようになる。かかる層の導電型は、実際上、
埋め込み層及びその上側のコレクタ領域に必要な導電型
とは逆となる。
かかる状態は、高電圧に耐える必要のある装置、即ち、
高抵抗コレクタ領域を必要とする装置において特に顕著
であり、損傷されるようになることを確かめた。
高抵抗コレクタ領域を必要とする装置において特に顕著
であり、損傷されるようになることを確かめた。
上述した有害な影響のため、外方拡散を低減するか、又
は少な（ともその影響を受けるのを防止し得るようにす
ることに多大の努力が払われている。基板上に第１エピ
タキシャル層を成長した後、製造技術には１つ以上の埋
め込み層を形成し、次いで、第２エピタキシャル層を更
に成長させて水平分離領域を前記第１層に形成する工程
が含まれるようになる。
は少な（ともその影響を受けるのを防止し得るようにす
ることに多大の努力が払われている。基板上に第１エピ
タキシャル層を成長した後、製造技術には１つ以上の埋
め込み層を形成し、次いで、第２エピタキシャル層を更
に成長させて水平分離領域を前記第１層に形成する工程
が含まれるようになる。
この第２エピタキシャル層を高抵抗とする必要がある場
合、即ち、この第２エピタキシャル層の不純物濃度を１
０１４原子／ｃ ｍ’程度とする必要がある場合には、
ファントム層が形成される危険がある。
合、即ち、この第２エピタキシャル層の不純物濃度を１
０１４原子／ｃ ｍ’程度とする必要がある場合には、
ファントム層が形成される危険がある。
本発明の目的は、上述したファントム層が形成されるの
を防止すると同時に、高電圧電力トランジスタ及び集積
化制御回路のトランジスタの双方に対し優れた特性を有
するように適宜構成されたモノリシック集積高電圧半導
体装置の製造方法を提供せんとするにある。
を防止すると同時に、高電圧電力トランジスタ及び集積
化制御回路のトランジスタの双方に対し優れた特性を有
するように適宜構成されたモノリシック集積高電圧半導
体装置の製造方法を提供せんとするにある。
この目的のため、本発明は、半導体材料の単一チップに
集積化された少なくとも１つの電力トランジスタと、集
積化制御回路とを具えるモノリシック集積半導体装置を
製造するに当たり、第１ドーパントのドーピングにより
得た第１導電型の第１エピタキシャル層を単結晶基板上
に成長させる工程と、この第１エピタキシャル層に第２
ドーパントをドーピングした後、第１導電型とは反対の
第２導電型の第１領域を形成する工程と、第１ドーパン
トをドーピングして第１導電型の第２エピタキシャル層
を成長させて、この第２エピタキシャル層により上記第
１エピタキシャル層及び第１領域の全部を覆う工程と、
前記第２エピタキシャル層に第３ドーパントをドーピン
グすることにより第１導電型の少なくとも第２領域を形
成してこの第２領域を前記第１領域内に位置させる工程
と、第１ドーパントのドーピングにより第１導電型の第
３エピタキシャル層を成長させ、この第３エピタキシャ
ル層により上記第２エピタキシャル層及び第２領域の全
部を覆う工程と、前記第３エピタキシャル層及び第２エ
ピタキシャル層を貫通する第２導電型の少な（とも１つ
の分離領域を形成し、この分離領域が前記第１領域に到
達すると共にこれによってこの中で上記エピタキシャル
層の少なくとも１部分を画成する工程と、前記分離領域
により画成された上記部分内に他の領域を形成して前記
集積化制御回路の回路素子を構成する工程と、同一チッ
プ上に１つ以上の電力トランジスタを形成する工程と、
前記チップの上面及び背面に電極を形成すると共に前記
集積化制御回路の回路素子及びチップ上面の少なくとも
１個の電力トランジスタ間に相互接続金属細条を形成す
る工程とを具えるモノリシック集積半導体装置の製造方
法において、前記第１エピタキシャル層及び第３エピタ
キシャル層間に予定厚さの第２エピタキシャル層を成長
させ、かつ、前記第１エピタキシャル層に分離用の第１
領域を形成すると共に前記第２エピタキシャル層に埋込
み履用の少なくとも第２領域を形成するようにしたこと
を特徴とする。
集積化された少なくとも１つの電力トランジスタと、集
積化制御回路とを具えるモノリシック集積半導体装置を
製造するに当たり、第１ドーパントのドーピングにより
得た第１導電型の第１エピタキシャル層を単結晶基板上
に成長させる工程と、この第１エピタキシャル層に第２
ドーパントをドーピングした後、第１導電型とは反対の
第２導電型の第１領域を形成する工程と、第１ドーパン
トをドーピングして第１導電型の第２エピタキシャル層
を成長させて、この第２エピタキシャル層により上記第
１エピタキシャル層及び第１領域の全部を覆う工程と、
前記第２エピタキシャル層に第３ドーパントをドーピン
グすることにより第１導電型の少なくとも第２領域を形
成してこの第２領域を前記第１領域内に位置させる工程
と、第１ドーパントのドーピングにより第１導電型の第
３エピタキシャル層を成長させ、この第３エピタキシャ
ル層により上記第２エピタキシャル層及び第２領域の全
部を覆う工程と、前記第３エピタキシャル層及び第２エ
ピタキシャル層を貫通する第２導電型の少な（とも１つ
の分離領域を形成し、この分離領域が前記第１領域に到
達すると共にこれによってこの中で上記エピタキシャル
層の少なくとも１部分を画成する工程と、前記分離領域
により画成された上記部分内に他の領域を形成して前記
集積化制御回路の回路素子を構成する工程と、同一チッ
プ上に１つ以上の電力トランジスタを形成する工程と、
前記チップの上面及び背面に電極を形成すると共に前記
集積化制御回路の回路素子及びチップ上面の少なくとも
１個の電力トランジスタ間に相互接続金属細条を形成す
る工程とを具えるモノリシック集積半導体装置の製造方
法において、前記第１エピタキシャル層及び第３エピタ
キシャル層間に予定厚さの第２エピタキシャル層を成長
させ、かつ、前記第１エピタキシャル層に分離用の第１
領域を形成すると共に前記第２エピタキシャル層に埋込
み履用の少なくとも第２領域を形成するようにしたこと
を特徴とする。
図面につき本発明を説明する。
第１〜６図はバイポーラ電力トランジスタ及び集積化制
御回路を具える半導体装置の製造方法を示し、図面には
説明の便宜上バイポーラトランジスタのみを示す。本発
明製造方法は次の製造工程を具える。
御回路を具える半導体装置の製造方法を示し、図面には
説明の便宜上バイポーラトランジスタのみを示す。本発
明製造方法は次の製造工程を具える。
工程へ−高不純物濃度でＮｏがドープされたシリコン単
結晶基板１上にエピタキシャル成長により燐のＮ−がド
ープされた第１エピタキシャル層２を形成する。第１エ
ピタキシャル層２の不純物濃度、代表的には高電圧トラ
ンジスタのコレクタ領域を１０１４原子／ｃｍ３とする
（第１図）。
結晶基板１上にエピタキシャル成長により燐のＮ−がド
ープされた第１エピタキシャル層２を形成する。第１エ
ピタキシャル層２の不純物濃度、代表的には高電圧トラ
ンジスタのコレクタ領域を１０１４原子／ｃｍ３とする
（第１図）。
工程Ｂ−フォトマスキング、エツチング、イオ騨□□−
−□−１−−１−一□−１■−ｉ■■−−一―■■−−
■−１ン注入及び拡散のような通常の処理によって、第
１エピタキシャル層２、特に、集積化制御回路に用いる
べきチップの区域に、硼素のＮ′″がドープされた領域
３を形成する。この領域３の表面の不純物濃度を５Ｘ１
０”原子／ｃｍ３とすると共にこれによって集積化制御
回路の構成素子の水平分離領域を構成する（第１図）。
−□−１−−１−一□−１■−ｉ■■−−一―■■−−
■−１ン注入及び拡散のような通常の処理によって、第
１エピタキシャル層２、特に、集積化制御回路に用いる
べきチップの区域に、硼素のＮ′″がドープされた領域
３を形成する。この領域３の表面の不純物濃度を５Ｘ１
０”原子／ｃｍ３とすると共にこれによって集積化制御
回路の構成素子の水平分離領域を構成する（第１図）。
工程Ｃ−本発明によれば、第２エピタキシヤル成長によ
って、燐のＮｏがドープされたシリコンを設けてチップ
全体に亘って第２エピタキシャル層４を形成する。この
第２エピタキシャル層４は所定の厚さとすると共にその
不純物濃度をその下側の第１エピタキシャル層２の不純
物濃度に等しく、１０”原子／ｃｍ３とする（第２図）
。
って、燐のＮｏがドープされたシリコンを設けてチップ
全体に亘って第２エピタキシャル層４を形成する。この
第２エピタキシャル層４は所定の厚さとすると共にその
不純物濃度をその下側の第１エピタキシャル層２の不純
物濃度に等しく、１０”原子／ｃｍ３とする（第２図）
。
工程り一酸化、フォトマスキング、エツチング、イオン
注入及び拡散のような通常の処理によって、本発明によ
れば、第２エピタキシャル層４、特に、分離領域３に含
まれる集積化制御回路の構成素子に必要なチップの区域
に、アンチモンのＮｏがドープされた埋込み層５を形成
する。第２エピタキシャル層４の表面におけるこれら層
の各々の不純物濃度を２×１０１９原子／ｃｍ’とする
（第３図）。
注入及び拡散のような通常の処理によって、本発明によ
れば、第２エピタキシャル層４、特に、分離領域３に含
まれる集積化制御回路の構成素子に必要なチップの区域
に、アンチモンのＮｏがドープされた埋込み層５を形成
する。第２エピタキシャル層４の表面におけるこれら層
の各々の不純物濃度を２×１０１９原子／ｃｍ’とする
（第３図）。
モ」−再び、本発明によれば、燐のＮ９がドープされた
シリコンのエピタキシャル成長によってチップ全体に亘
って第３エピタキシャル層６を形成する。この第３エピ
タキシャル層６の不純物濃度を下側のエピタキシャル層
４及び２の不純物濃度に等しく１０′４原子／ｃ、ｍ３
とする（第４図）。
シリコンのエピタキシャル成長によってチップ全体に亘
って第３エピタキシャル層６を形成する。この第３エピ
タキシャル層６の不純物濃度を下側のエピタキシャル層
４及び２の不純物濃度に等しく１０′４原子／ｃ、ｍ３
とする（第４図）。
実際上、第４〜６図に水平破線で個別に示すこれら３つ
のエピタキシャル層２．４及び６は単一肉厚層を形成す
ると共に基板１と相俟ってバイポーラ電力トランジスタ
のコレクタ領域を形成する。
のエピタキシャル層２．４及び６は単一肉厚層を形成す
ると共に基板１と相俟ってバイポーラ電力トランジスタ
のコレクタ領域を形成する。
又、各埋込み層５は第３エピタキシャル層６の成長及び
後の製造工程で行われる高温加熱処理の影響によって第
４〜６図に示す形状となることは明らかである。
後の製造工程で行われる高温加熱処理の影響によって第
４〜６図に示す形状となることは明らかである。
工程Ｆ−この時点で、既知の製造工程を再び用いる。即
ち、酸化、フォトマスキング、エツチング、イオン注入
及び拡散のような通常の処理によって、Ｐ゛イオンドー
プされた垂直分離領域７及び８を形成する。従って、こ
の垂直分離領域７及び８は表面ｌＯから出発し、第３エ
ピタキシャル層６及び第２エピタキシャル層４を貫通、
し、水平分離領域３まで延在して結合してこれら分離領
域によってその中で集積化制御回路のトランジスタのコ
レクタ領域９を画成する。かようにして、これらトラン
ジスタを互いに分離すると共にチップの残部からも分離
する。次いで、上述した通常の製造処理によってＰ゛ド
ープ領域１１を形成し、これにより電力トランジスタの
ベース領域を構成する（第５図）。
ち、酸化、フォトマスキング、エツチング、イオン注入
及び拡散のような通常の処理によって、Ｐ゛イオンドー
プされた垂直分離領域７及び８を形成する。従って、こ
の垂直分離領域７及び８は表面ｌＯから出発し、第３エ
ピタキシャル層６及び第２エピタキシャル層４を貫通、
し、水平分離領域３まで延在して結合してこれら分離領
域によってその中で集積化制御回路のトランジスタのコ
レクタ領域９を画成する。かようにして、これらトラン
ジスタを互いに分離すると共にチップの残部からも分離
する。次いで、上述した通常の製造処理によってＰ゛ド
ープ領域１１を形成し、これにより電力トランジスタの
ベース領域を構成する（第５図）。
モ橡９−次に、双方ともＮ°イオンがドープされた領域
１２及び１３を形成し、これにより夫々いわゆる“シン
カー”を構成する。このシンカーによって集積化制御回
路のトランジスタのコレクタ直列抵抗及び電力トランジ
スタのエミッタ抵抗の値を低減し得るようにする（第６
図）。
１２及び１３を形成し、これにより夫々いわゆる“シン
カー”を構成する。このシンカーによって集積化制御回
路のトランジスタのコレクタ直列抵抗及び電力トランジ
スタのエミッタ抵抗の値を低減し得るようにする（第６
図）。
工程Ｈ−次いで、集積化制御回路のトランジスタのＰ°
ドープ拡散ベース領域１４及びＮ゛ドープエミッタ領域
１５を形成する（第６図）。
ドープ拡散ベース領域１４及びＮ゛ドープエミッタ領域
１５を形成する（第６図）。
工程Ｉ−最後に、集積化制御回路のトランジスタのエミ
ッタ電極金属接点１６、ベース電極金属接点１７、コレ
クタ電極金属接点１８、分離領域の電極の金属接点１９
、電力トランジスタのエミッタ電極金属接点２０、ベー
ス電極金属接点２１、コレクタ電極金属接点２２及びチ
ップの絶縁層２３の金属接続細条（図示せず）を夫々形
成する（第６図）。
ッタ電極金属接点１６、ベース電極金属接点１７、コレ
クタ電極金属接点１８、分離領域の電極の金属接点１９
、電力トランジスタのエミッタ電極金属接点２０、ベー
ス電極金属接点２１、コレクタ電極金属接点２２及びチ
ップの絶縁層２３の金属接続細条（図示せず）を夫々形
成する（第６図）。
本発明による製造方法の効果を一層正しく説明し、かつ
、その主目的、即ち、有害なファントム層の形成される
のを防止する目的が完全に満足されたことを第７図を参
照して示す。第７図には本発明により製造された半導体
装置の集積化制御回路のトランジスタ（第６図）の埋込
み層５及びその上のコレクタ領域９並びに分離領域３及
びその下側の第１エピタキシャル層２の一部分を通る、
１区分における３種類のドーピング不純物、アンチモン
（Ｓｂ）、硼素（Ｂ）及び憐（Ｐ）の濃度分布を表わす
３つの曲線を示す。
、その主目的、即ち、有害なファントム層の形成される
のを防止する目的が完全に満足されたことを第７図を参
照して示す。第７図には本発明により製造された半導体
装置の集積化制御回路のトランジスタ（第６図）の埋込
み層５及びその上のコレクタ領域９並びに分離領域３及
びその下側の第１エピタキシャル層２の一部分を通る、
１区分における３種類のドーピング不純物、アンチモン
（Ｓｂ）、硼素（Ｂ）及び憐（Ｐ）の濃度分布を表わす
３つの曲線を示す。
上記例で既に説明したように、第１エピタキシャル層２
、第２エピタキシャル層４及び第３エピタキシャル層６
の不純物濃度を全部同一の燐の濃度１０１４原子／ｃｍ
３（直線Ｐ）とし、エピタキシャルコレクタ領域９の濃
度も同様に燐の濃度とする。硼素（曲線Ｂ）は集積化制
御回路の構成素子の分離領域の形成に用いる不純物とす
る。アンチモン（曲線Ｓｂ）は集積化制御回路の上述し
たトランジスタの埋込み層の形成に用いる不純物とする
。
、第２エピタキシャル層４及び第３エピタキシャル層６
の不純物濃度を全部同一の燐の濃度１０１４原子／ｃｍ
３（直線Ｐ）とし、エピタキシャルコレクタ領域９の濃
度も同様に燐の濃度とする。硼素（曲線Ｂ）は集積化制
御回路の構成素子の分離領域の形成に用いる不純物とす
る。アンチモン（曲線Ｓｂ）は集積化制御回路の上述し
たトランジスタの埋込み層の形成に用いる不純物とする
。
硼素Ｂ及びアンチモンｓｂの濃度のピークは第２エピタ
キシャル層４の所定厚さにより生じる距離“ｄ”だけ離
間されている。その理由は硼素Ｂの拡散が第１エピタキ
シャル層２の表面から出発するからであり（第１図）、
アンチモンｓｂの拡散が第２エピタキシャル層４から出
発するからである（第３図）。
キシャル層４の所定厚さにより生じる距離“ｄ”だけ離
間されている。その理由は硼素Ｂの拡散が第１エピタキ
シャル層２の表面から出発するからであり（第１図）、
アンチモンｓｂの拡散が第２エピタキシャル層４から出
発するからである（第３図）。
これがため、硼素Ｂ及びアンチモンｓｂの濃度が第７図
の点Ｑの縦軸Ｒで示されるように、第３エピタキシャル
層６で等しくなるような値はエピタキシャル層の全部が
、特に、エピタキシャルコレクタ領域９が等しくドープ
されている燐Ｐの濃度の値よりも明らかに低くなる。こ
れは上述したコレクタ領域９、特に、下側の埋込み層５
に直接接触している部分に、ファントム層が存在しない
ことを示す。かようにして第２エピタキシャル層の厚さ
を最小厚さ（ｄ 、、、ｎ）に保持することができる。
の点Ｑの縦軸Ｒで示されるように、第３エピタキシャル
層６で等しくなるような値はエピタキシャル層の全部が
、特に、エピタキシャルコレクタ領域９が等しくドープ
されている燐Ｐの濃度の値よりも明らかに低くなる。こ
れは上述したコレクタ領域９、特に、下側の埋込み層５
に直接接触している部分に、ファントム層が存在しない
ことを示す。かようにして第２エピタキシャル層の厚さ
を最小厚さ（ｄ 、、、ｎ）に保持することができる。
その理由は第７図の点Ｑの縦軸の値Ｒが第３エピタキシ
ャル層６の燐ドーパント（Ｐ）の所定濃度の値よりも低
いからである。いずれにしても、ドーパントの濃度は、
第２エピタキシャル層４及び第１エピタキシャル層２に
存在するドーパントの濃度より薄い場合でも、第３エピ
タキシャル層６におけるものが重要である。
ャル層６の燐ドーパント（Ｐ）の所定濃度の値よりも低
いからである。いずれにしても、ドーパントの濃度は、
第２エピタキシャル層４及び第１エピタキシャル層２に
存在するドーパントの濃度より薄い場合でも、第３エピ
タキシャル層６におけるものが重要である。
上述した例では、３つのエピタキシャル層のドーピング
濃度を等しくしたが、これに限定されるものではない。
濃度を等しくしたが、これに限定されるものではない。
第７図で等しくして示した３つのエピタキシャル層の燐
濃度は実際には相違する。
濃度は実際には相違する。
本発明は上述した例にのみ限定されるものではなく、要
旨を変更しない範囲内で種々の変形を加えることができ
る。例えば、埋込み層５の不純物としてアンチモンｓｂ
の代わりに砒素Ａｓを用いることもできる。その理由は
これらドーピング材〜はその濃度プロフィールが殆ど同
じであるからである。
旨を変更しない範囲内で種々の変形を加えることができ
る。例えば、埋込み層５の不純物としてアンチモンｓｂ
の代わりに砒素Ａｓを用いることもできる。その理由は
これらドーピング材〜はその濃度プロフィールが殆ど同
じであるからである。
又、本発明は、ダーリントン構造のバイポーラ電力トラ
ンジスタより成り、単一バイポーラ電力トランジスタよ
りも一層複雑な電力素子を具える半導体装置に適用する
ことができる。
ンジスタより成り、単一バイポーラ電力トランジスタよ
りも一層複雑な電力素子を具える半導体装置に適用する
ことができる。
更に、同一半導体材料のチップの集積化制御回路に関連
する電力素子をＭＯ３型電力トランジスタで構成するこ
とができ、この場合には上述したＭＯ３型トランジスタ
の製造工程を変更する必要があることはあきらかである
。
する電力素子をＭＯ３型電力トランジスタで構成するこ
とができ、この場合には上述したＭＯ３型トランジスタ
の製造工程を変更する必要があることはあきらかである
。
第１〜６図は夫々本発明モノリシック集積半導体装置の
製造方法の順次の工程中における集積化制御回路のバイ
ポーラ電力トランジスタ及びバイポーラトランジスタを
具える半導体装置の１部分を示す断面図、 第７図は集積化制御回路のトランジスタの埋込み層及び
その上下の領域を通る、第６図の装置の１区分における
３種類のドーピング不純物の分布を表す濃度特性曲線を
示す特性図である。 １ ・・・ 単結晶シリコン基板 ２ ・・・ 第１エピタキシャル層 ３ ・・・ 第１領域 ４ ・・・ 第２エピタキシャル層 ５ ・・・ 埋込み層 ６ ・・・ 第３エピタキシャル層 ７．８ ・・・ 垂直分離領域 ９ ・・・ コレクタ領域、１０ ・・・ 表面１１
・・・ Ｐ°ドープ領域 １２．１３ ・・・ Ｎ°ドープ領域 １４ ・・・ ベース領域、１５ ・・・エミッタ領域
１６ ・・・ エミッタ電極金属接点 １７ ・・・ ベース電極金属接点 １８ ・・・ コレクタ電極金属接点 １９ ・・・ 分離領域電極金属接点 ２０ ・・・ エミッタ電極金属接点 ２１ ・・・ ベース電極金属接点 ２２ ・・・ コレクタ電極金属接点 ２３ ・・・ 絶縁層用金属接続細条 ■し」 日旦−１
製造方法の順次の工程中における集積化制御回路のバイ
ポーラ電力トランジスタ及びバイポーラトランジスタを
具える半導体装置の１部分を示す断面図、 第７図は集積化制御回路のトランジスタの埋込み層及び
その上下の領域を通る、第６図の装置の１区分における
３種類のドーピング不純物の分布を表す濃度特性曲線を
示す特性図である。 １ ・・・ 単結晶シリコン基板 ２ ・・・ 第１エピタキシャル層 ３ ・・・ 第１領域 ４ ・・・ 第２エピタキシャル層 ５ ・・・ 埋込み層 ６ ・・・ 第３エピタキシャル層 ７．８ ・・・ 垂直分離領域 ９ ・・・ コレクタ領域、１０ ・・・ 表面１１
・・・ Ｐ°ドープ領域 １２．１３ ・・・ Ｎ°ドープ領域 １４ ・・・ ベース領域、１５ ・・・エミッタ領域
１６ ・・・ エミッタ電極金属接点 １７ ・・・ ベース電極金属接点 １８ ・・・ コレクタ電極金属接点 １９ ・・・ 分離領域電極金属接点 ２０ ・・・ エミッタ電極金属接点 ２１ ・・・ ベース電極金属接点 ２２ ・・・ コレクタ電極金属接点 ２３ ・・・ 絶縁層用金属接続細条 ■し」 日旦−１
Claims (1)
- 【特許請求の範囲】 １、半導体材料の単一チップに集積化された少なくとも
１つの電力トランジスタと、集積化制御回路とを具える
モノリシック集積半導体装置を製造するに当たり、第１
ドーパントのドーピングにより得た第１導電型（Ｎ）の
第１エピタキシャル層（２）を単結晶基板（１）上に成
長させる工程と、この第１エピタキシャル層（２）に第
２ドーパントをドーピングした後、第１導電型とは反対
の第２導電型（Ｐ）の第１領域（３）を形成する工程と
、第１ドーパントをドーピングして第１導電型（Ｎ）の
第２エピタキシャル層（４）を成長させて、この第２エ
ピタキシャル層により上記第１エピタキシャル層（２）
及び第１領域（３）の全部を覆う工程と、前記第２エピ
タキシャル層（４）に第３ドーパントをドーピングする
ことにより第１導電型の少なくとも第２領域（５）を形
成してこの第２領域（５）を前記第１領域（３）内に位
置させる工程と、第１ドーパントのドーピングにより第
１導電型（Ｎ）の第３エピタキシャル層（６）を成長さ
せ、この第３エピタキシャル層により上記第２エピタキ
シャル層（４）及び第２領域（５）の全部を覆う工程と
、前記第３エピタキシャル層（６）及び第２エピタキシ
ャル層（４）を貫通する第２導電型の少なくとも１つの
分離領域（７及び８）を形成し、この分離領域が前記第
１領域（３）に到達すると共にこれによってこの中で上
記エピタキシャル層の少なくとも１部分を画成する工程
と、前記分離領域（８、３、６）により画成された上記
部分（９）内に他の領域（１２、１４、１５）を形成し
て前記集積化制御回路の回路素子を構成する工程と、同
一チップ上に１つ以上の電力トランジスタを形成する工
程と、前記チップの上面及び背面に電極を形成すると共
に前記集積化制御回路の回路素子及びチップ上面の少な
くとも１個の電力トランジスタ間に相互接続金属細条を
形成する工程とを具えるモノリシック集積半導体装置の
製造方法において、前記第１エピタキシャル層（２）及
び第３エピタキシャル層（６）間に予定厚さの第２エピ
タキシャル層（４）を成長させ、かつ、前記第１エピタ
キシャル層（２）に第１領域（３）を形成すると共に前
記第２エピタキシャル層（４）に少なくとも第２領域（
５）を形成するようにしたことを特徴とするモノリシッ
ク集積半導体装置の製造方法。 ２、前記第２エピタキシャル層（４）の厚さ“ｄ”を最
小厚さ“ｄ＿ｍ＿ｉ＿ｎ”よりも厚くし、この最小厚さ
を、前記第３エピタキシャル層（６）への拡散により存
在する第３ドーパント（Ｓｂ）の値が同一である点（Ｑ
）の値が第３エピタキシャル層（６）の第１ドーパント
（Ｐ）の所定濃度の値より薄くなるように定めるように
したことを特徴とする請求項１に記載のモノリシック集
積半導体装置の製造方法。 ３、前記第３エピタキシャル層（６）は前記第２エピタ
キシャル層（４）のドーパント濃度よりも濃くないドー
パント濃度で形成するようにしたことを特徴とする請求
項１又は２に記載のモノリシック集積半導体装置の製造
方法。 ４、前記第３エピタキシャル層（６）は前記第２エピタ
キシャル層（４）のドーパント濃度よりも薄くないドー
パント濃度で形成するようにしたことを特徴とする請求
項１又は２に記載のモノリシック集積半導体装置の製造
方法。 ５、特許請求の範囲第１項〜第４項に記載のモノリシッ
ク集積半導体装置の製造方法によって製造した半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT06621/87A IT1221587B (it) | 1987-09-07 | 1987-09-07 | Procedimento di fabbricazione di un dispositivo integrato monolitico a semiconduttore avente strati epitas siali a bassa concentrazione di impurita' |
| IT6621A/87 | 1987-09-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195552A true JPH0195552A (ja) | 1989-04-13 |
Family
ID=11121534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222602A Pending JPH0195552A (ja) | 1987-09-07 | 1988-09-07 | モノリシック集積半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4889822A (ja) |
| EP (1) | EP0307032B1 (ja) |
| JP (1) | JPH0195552A (ja) |
| DE (1) | DE3852362T2 (ja) |
| IT (1) | IT1221587B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5246871A (en) * | 1989-06-16 | 1993-09-21 | Sgs-Thomson Microelectronics S.R.L. | Method of manufacturing a semiconductor device comprising a control circuit and a power stage with a vertical current flow, integrated in monolithic form on a single chip |
| IT1234252B (it) * | 1989-06-16 | 1992-05-14 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente un circuito di comando e uno stadio di potenza a flusso di corrente verticale integrati in modo monolitico nella stessa piastrina e relativo processo di fabbricazione |
| US5866461A (en) * | 1990-12-30 | 1999-02-02 | Stmicroelectronics S.R.L. | Method for forming an integrated emitter switching configuration using bipolar transistors |
| EP0709890B1 (en) * | 1994-10-27 | 1999-09-08 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Driving circuit for electronic semiconductor devices including at least a power transistor |
| US5633180A (en) * | 1995-06-01 | 1997-05-27 | Harris Corporation | Method of forming P-type islands over P-type buried layer |
| DE69530216T2 (de) * | 1995-12-19 | 2004-02-12 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno - Corimme | Monolithische Halbleiteranordnung mit Randstruktur und Verfahren zur Herstellung |
| JP3602242B2 (ja) * | 1996-02-14 | 2004-12-15 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3663872A (en) * | 1969-01-22 | 1972-05-16 | Nippon Electric Co | Integrated circuit lateral transistor |
| DE2131993C2 (de) * | 1971-06-28 | 1984-10-11 | Telefunken electronic GmbH, 7100 Heilbronn | Verfahren zum Herstellen eines niederohmigen Anschlusses |
| US4203126A (en) * | 1975-11-13 | 1980-05-13 | Siliconix, Inc. | CMOS structure and method utilizing retarded electric field for minimum latch-up |
| US4213806A (en) * | 1978-10-05 | 1980-07-22 | Analog Devices, Incorporated | Forming an IC chip with buried zener diode |
| IT1214805B (it) * | 1984-08-21 | 1990-01-18 | Ates Componenti Elettron | Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown |
| IT1214808B (it) * | 1984-12-20 | 1990-01-18 | Ates Componenti Elettron | Tico e semiconduttore processo per la formazione di uno strato sepolto e di una regione di collettore in un dispositivo monoli |
| IT1215024B (it) * | 1986-10-01 | 1990-01-31 | Sgs Microelettronica Spa | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
-
1987
- 1987-09-07 IT IT06621/87A patent/IT1221587B/it active
-
1988
- 1988-08-30 DE DE3852362T patent/DE3852362T2/de not_active Expired - Fee Related
- 1988-08-30 EP EP88201845A patent/EP0307032B1/en not_active Expired - Lifetime
- 1988-09-07 JP JP63222602A patent/JPH0195552A/ja active Pending
- 1988-09-07 US US07/241,269 patent/US4889822A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0307032A2 (en) | 1989-03-15 |
| IT1221587B (it) | 1990-07-12 |
| DE3852362T2 (de) | 1995-05-24 |
| DE3852362D1 (de) | 1995-01-19 |
| EP0307032B1 (en) | 1994-12-07 |
| US4889822A (en) | 1989-12-26 |
| IT8706621A0 (it) | 1987-09-07 |
| EP0307032A3 (en) | 1991-03-06 |
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