KR940005706B1 - 이온 주입을 이용한 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000005468 ion implantation Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 abstract description 15
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 239000000463 material Substances 0.000 abstract 3
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 238000002955 isolation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- -1 phosphor ion Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Manufacturing & Machinery (AREA)
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Abstract
내용 없음.
Description
제 1 도는 종래 기술을 나타내는 공정도.
제 2 도는 종래 기술을 단계적으로 나타낸 단면도.
제 3 도는 본 발명을 나타내는 공정도.
제 4 도는 본 발명의 기술 구성을 나타낸 단면도.
제 5 도는 종래의 반도체 소자 및 본 발명의 반도체 소자를 비교하여 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P-형 기판 2 : 매립층
3 : N-형 에피텍셜층 4 : P-형 분리층
5 : 베이스 6 : 콜렉터
B : 베이스 E : 에미터
C : 콜렉터
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고전압용에 적합한 박막의 에피텍셜층을 갖도록 피일드이온 주입공정을 이용하여 반도체 소자를 제조하는 방법에 관한 것이다.
종래의 반도체 소자의 제조공정은 본원의 도면 제 1 도 및 제 2 도를 참조하여 이하에서 기술된다.
먼저, P-형 기판(1)상에 산화막(도시생략)을 형성시킨 다음 매립층(2)을 포토 에칭하고 산화막을 선택 제거한 후 매립층(2)에 불순물을 확산시켜 산화물을 제거한다. 다음에 매립층을 포함한 기판상에 N-형 에피텍셜층(3)을 성장시킴으로써 제2(a)도와 같이 형성된다.
다음에 제2(b)도에서와 같이, 에피텍셜층(3) 위에 산화막을 형성하고 P-형 분리층(4)을 정의한 다음 산화막을 선택적으로 식각하여 분리층에 불순물을 확산시킨다.
계속해서 제2(c)도와 같이, 베이스의 영역(5)을 정의하고 베이스 영역의 산화막을 선택 식각하고 불순물을 확산시킨 후, 제2(D)에서와 같이, 에미터 영역(7)을 산화막을 선택 식각하여 불순물을 확산시킨다. 다음에, 베이스, 에미터, 콜렉터의 각 접촉영역을 형성하고 배선을 완성한다.
이와 같이 제조된 종래의 반도체 소자는 항복전압을 일정한 변위로 맞추기 위해서 에피텍셜층의 농도를 제한할 수 밖에 없었다.
또한, 항복전압을 고정시켜 두고, 이때의 에피텍셜 농도를 일정 레벨 이하로 조절해야 하므로, 에피텍셜층의 농도를 무한정 낮추다 보면 피일드 부위에 기생효과(Parasitic Effect)인 피일드 인버젼(field inversion) 현상이 발생하여 전류가 누설되어 버리는 주원인으로 작용하게 된다.
이와 같이, 종래의 제조공정으로 제조된 반도체 소자에서는 피일드 인버젼 현상을 방지하고 항복전압을 일정한 변위내로 맞춰야 하므로 이 두 문제를 만족하는 범위내에서 에피텍셜 농도를 결정하여야 했다. 따라서, 항복전압, 즉 사용전압은 에피텍셜층의 농도와의 관계에서 한계치를 갖게 되므로 일정전압 이상의 사용 전압을 갖는 반도체 소자는 제공할 수 없었으며, 사용전압에 따른 누설전류를 방지하기 위해서는 피일드 부분의 비활성화층을 두껍게 해야 하는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 종래의 반도체 소자의 제조공정중에 피일드 이온(본 발명에서는 인이온) 주입공정을 첨가함으로써 항복전압을 높이고 피일드 인버젼 문제를 해결하여 비활성화층을 기존의 반도체 소자보다 얇게 할 수 있다.
따라서, 본 발명의 목적은 통상의 에피텍셜층을 갖는 반도체 소자의 제조시에 인 주입공정을 첨가하여 항복전압을 높이고 피일드 인버젼 문제를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 공정은 제 3 도 및 제 4 도를 참조하여 이하에서 설명한다.
제4(a)도, 제4(b)도 및 제4(c)도에서 볼 수 있는 바와 같이 상술된 종래 기술의 공정도인 제2(a)도, 제2(b)도 및 제2(c)도와 동일하다. 즉, P-형 기판(1)상에 산화막(도시생략)을 형성한 다음 매립층(2)을 포토 에칭하고, 이 매립층에 불순물을 확산시키고, 매립층(2)을 포함한 기판(1)상에 N-형 에피텍셜층(3)을 성장시킨다. 다음에, P-형 분리층(4)을 정의한 후, 이 분리층에 불순물을 확산시키고, 베이스 영역(5)을 정의한 후 불순물 을 확산시킨다.
다음에, 제4(d)도를 참조하면, 베이스 영역(5)와 분리층(4) 사이의 산화막을 제거해서, 피일드영역을 정의하고, 제4(E)도에서와 같이 이 피일드영역에 얇은 산화막을 형성하고 포토레지스트(8)를 도모하여 피일드영역의 포토레지스트(8)를 제거한 후, 피일드이온(본 발명에서는 인이온)을 주입한다. 여기에서, 얇은 산화막 형성 및 포토레지스트 공정은 임의적인 공정이므로 생략할 수 있다.
인이온 주입방법은 통상의 이온 주입법 또는 확산법에 의해 행하고, 에미터 영역, 베이스 영역 및 분리층의 P-형 부분을 제거하고는 특볕히 제한받지 않으며, 주입공정시 사용되는 에너지 및 증착범위는 필요에 따라 변할 수 있다.
피일드 주입을 마친 후에 제4(f)도에 나타낸 바와 같이, 전면에 산화막을 형성하고, 에미터 영역의 산화막을 선택 식각하여 불순물을 확산시키고, 베이스, 에미터, 콜렉터의 각 접촉영역을 형성한 다음 금속배선을 실시한다.
이상과 같이 제조된 반도체 소자는 제5(b)도에서 볼 수 있는 바와 같이, 인이온이 주입되어 있어 종래의 제조공정에 의한 반도체 소자에서 발생하던 문제점을 해결할 수 있다. 종래의 반도체 소자에서는 베이스 영역과 에피텍셜층 사이의 항복전압을 높이기 위해서 에피텍셜층의 농도를 낮추다 보면, 에피텍셜층의 전위보다 낮은 전위가 진행하는 경우 P-형 인버젼 현상이 발생하게 되던 문제점이 있었지만, 본 발명에 의해 제 조된 반도체 소자는 이러한 P-형 인버젼 문제를 피일드영역에 인이온 주입을 행함으로써 방지할 수 있다. 따라서, 본 발명에서는 에피텍셜층의 불순물을 저농도로 조절할 수 있으므로, 항복전압을 더욱 증가시킬 수가 있다. 특히, 에피텍셜층 불순물의 농도가 낮을수록 항복전압은 더욱 증가될 수 있기 때문에, 누설전류가 감소되고 비활성화층의 두께도 감소시킬 수 있다.
따라서, 본 발명은 종래의 반도체 소자와 비교하여 높은 항복전압, 즉 높은 사용전압의 공급, 누설전류의 감소 및 비활성화층의 두께 감소로 우수한 고전압용 반도체 소자로 사용할 수 있는 효과가 있다.
또한 본 제조방법은 현재 생산중인 전제품에 적용이 가능하므로 특히 고전압 소자에 내재하고 있던 문제점들을 제거할 수 있는 우수한 소자를 제공할 수 있다.
Claims (1)
- 반도체 기판(1)상에 매립층 영역을 정의하고 확산시켜, 매립층(2)을 형성하는 단계 ; 상기 매립층을 포함한 상기 기판 위에 에피텍셜층(3)을 형성하는 단계 ; 상기 에피텍셜층(3)에 분리영역을 정의하고 불순물을 확산시켜 분리층(4)을 형성하는 단계 ; 정의된 베이스(5) 영역과 분리층(4) 영역 사이에 피일드영역을 정의하여 불순물을 이온 주입하는 단계 ; 에미터 영역(7)을 정의하고 불순물을 확산시키는 단계 ; 각 접촉 영역을 정의하고 배선을 형성하는 단계를 포함하는 이온 주입을 이용한 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880006519A KR940005706B1 (ko) | 1988-05-31 | 1988-05-31 | 이온 주입을 이용한 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880006519A KR940005706B1 (ko) | 1988-05-31 | 1988-05-31 | 이온 주입을 이용한 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890017772A KR890017772A (ko) | 1989-12-18 |
| KR940005706B1 true KR940005706B1 (ko) | 1994-06-23 |
Family
ID=19274844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880006519A KR940005706B1 (ko) | 1988-05-31 | 1988-05-31 | 이온 주입을 이용한 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940005706B1 (ko) |
-
1988
- 1988-05-31 KR KR1019880006519A patent/KR940005706B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR890017772A (ko) | 1989-12-18 |
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