JPS6167959A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6167959A JPS6167959A JP18988884A JP18988884A JPS6167959A JP S6167959 A JPS6167959 A JP S6167959A JP 18988884 A JP18988884 A JP 18988884A JP 18988884 A JP18988884 A JP 18988884A JP S6167959 A JPS6167959 A JP S6167959A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に電気的特性
を改善させた三重拡散型トランジスタの製造方法に関す
るものである。
を改善させた三重拡散型トランジスタの製造方法に関す
るものである。
（従来技術）
従来、半導体集積回路（以下ＩＣという）におけるＰＮ
Ｐトランジスタとしていわゆる横型ＰＮＰトランジスタ
及び縦型ＰＮＰ）ランジスタが実 “用化されてい
る。このうち横型トランジスタは製造方法は容易である
がエミッタ接地電流増幅率（以下ｈＦｌという）が小さ
く利得帯域幅積（以下ｆ丁という）が小さいという欠点
を有している。これに対し縦型ＰＮＰ）ランジスタはｈ
Ｆｌｌは大きいがコレクタ飽和電ｌＥ（以下■Ｃ１（ｉ
ａりという）特性を悪くするという欠点を有している。
Ｐトランジスタとしていわゆる横型ＰＮＰトランジスタ
及び縦型ＰＮＰ）ランジスタが実 “用化されてい
る。このうち横型トランジスタは製造方法は容易である
がエミッタ接地電流増幅率（以下ｈＦｌという）が小さ
く利得帯域幅積（以下ｆ丁という）が小さいという欠点
を有している。これに対し縦型ＰＮＰ）ランジスタはｈ
Ｆｌｌは大きいがコレクタ飽和電ｌＥ（以下■Ｃ１（ｉ
ａりという）特性を悪くするという欠点を有している。
従ってＩＣにおいては従来のＰＮＰ トランジスタでは
使用目的及び使用用途もかなり制限されている。又ＮＰ
Ｎトランジスタとの相補性からもＰＮＰ ）う／ジスタ
の特性改善が要求されている。
使用目的及び使用用途もかなり制限されている。又ＮＰ
Ｎトランジスタとの相補性からもＰＮＰ ）う／ジスタ
の特性改善が要求されている。
この要求を満足するために提案されたのが第２図に示す
三重拡Ｗｊｉ型ＰＮＰ）ランジスタである。
三重拡Ｗｊｉ型ＰＮＰ）ランジスタである。
三重拡散型ＰＮＰトランジスタは以下の様にして形成さ
れる。Ｎ＋型埋込層１０２及びＰ＋型埋込層１０３ａ、
１０３ｂを有する半導体基板１０１上にＮ型エピタキシ
ャル層１０４を形成しエピタキシャル層１０４表面より
コレクタ領域の一部となるＰ型筒１コレクタ領域１０５
を形成する。次にコレクタ領域の一部となるＰ 型第２
コレクタ領域１０６ａ と島領域を電気的に絶縁するた
めのＰ＋型絶縁分離領域１０６ｂ ｔ−同時に形成する
。このときＰ型第２コレクタ領域１０５．Ｐ＋型第２コ
レクタ領域１０６ａ及びＰ＋型絶縁分離領域１０６ｂは
Ｐ＋型埋込層１０３ａ及び１０３ｂと連続する。
れる。Ｎ＋型埋込層１０２及びＰ＋型埋込層１０３ａ、
１０３ｂを有する半導体基板１０１上にＮ型エピタキシ
ャル層１０４を形成しエピタキシャル層１０４表面より
コレクタ領域の一部となるＰ型筒１コレクタ領域１０５
を形成する。次にコレクタ領域の一部となるＰ 型第２
コレクタ領域１０６ａ と島領域を電気的に絶縁するた
めのＰ＋型絶縁分離領域１０６ｂ ｔ−同時に形成する
。このときＰ型第２コレクタ領域１０５．Ｐ＋型第２コ
レクタ領域１０６ａ及びＰ＋型絶縁分離領域１０６ｂは
Ｐ＋型埋込層１０３ａ及び１０３ｂと連続する。
次にＰ型第１コレクタ領域１０５内にＮ型ペース領域１
０７を形成し次にＰ＋型エミッタ領域１０９ａ及びＰ＋
型コレクタコンタクト領域１０９ｂ ｆｃ同時に形成す
る。次ＫＮ＋型ベースコンタクト領域１１０を形成し最
、後に酸化膜１１１の開口を通じてエミッタ・ペース及
びコレクタ電極１１２゜１１３及び１１４を形成する。
０７を形成し次にＰ＋型エミッタ領域１０９ａ及びＰ＋
型コレクタコンタクト領域１０９ｂ ｆｃ同時に形成す
る。次ＫＮ＋型ベースコンタクト領域１１０を形成し最
、後に酸化膜１１１の開口を通じてエミッタ・ペース及
びコレクタ電極１１２゜１１３及び１１４を形成する。
かかる三重拡散型ＰＮＰトランジスタにおいてはＰ型第
１コレクタ領域、Ｎ型ペース領域及びＰ＋型エミッタ領
域をイオン注入や拡散等に依シ形成するのでペース幅の
制御が容易であ夛ｈｒ１１コントロール上好都合である
。又ペース濃度がエピタキシャル濃度に比して高濃度（
従来のＰＮＰトランジスタのペース領域はエピタキシャ
ル層で形成している）でしかも不純物勾配を有している
ためｈＦｌの電流依存性や高周波特性が飛躍的に改善さ
れる。従ってＮＰＮトランジスタとの相補性も極めて良
（ＩＣ設計上火いく注目されている。今日では三重拡散
型ＰＮＰ）ランジスタをオーディオ・電源等の出力部へ
応用する試みがあり■ｃｇ（ｓａすの＃、減に衣る大電
流化の検討及びエミッタ・コレクタ間耐圧（以下ＢＶｃ
ｍｏという）、エミッタ・ペースショート・コレクタ間
耐ＥＥ（以下ＢＶｃｍｓという）の上昇に依る耐サージ
、耐負荷シ冒−ト破壊強度上昇の検討が行なわれている
。
１コレクタ領域、Ｎ型ペース領域及びＰ＋型エミッタ領
域をイオン注入や拡散等に依シ形成するのでペース幅の
制御が容易であ夛ｈｒ１１コントロール上好都合である
。又ペース濃度がエピタキシャル濃度に比して高濃度（
従来のＰＮＰトランジスタのペース領域はエピタキシャ
ル層で形成している）でしかも不純物勾配を有している
ためｈＦｌの電流依存性や高周波特性が飛躍的に改善さ
れる。従ってＮＰＮトランジスタとの相補性も極めて良
（ＩＣ設計上火いく注目されている。今日では三重拡散
型ＰＮＰ）ランジスタをオーディオ・電源等の出力部へ
応用する試みがあり■ｃｇ（ｓａすの＃、減に衣る大電
流化の検討及びエミッタ・コレクタ間耐圧（以下ＢＶｃ
ｍｏという）、エミッタ・ペースショート・コレクタ間
耐ＥＥ（以下ＢＶｃｍｓという）の上昇に依る耐サージ
、耐負荷シ冒−ト破壊強度上昇の検討が行なわれている
。
三重拡散型ＰＮＰ）ランジスタにおいては構造上の問題
からＶｃ■（ロリの低減及びＢＶｃｍｏの上昇を容易に
満足することが困難である。ｋ３Ｖｃ＊。
からＶｃ■（ロリの低減及びＢＶｃｍｏの上昇を容易に
満足することが困難である。ｋ３Ｖｃ＊。
は埋込層のせり上がシの濃度プロファイル類＄＋に依る
空乏層の広が９に依存し傾斜が急峻な程低下することが
知られている。これは埋込層におけるリーチスルーで耐
圧が制限されているためであシエビタキシャル層厚に大
きく依存する。ＭＣＩ（ｓａｔ）の低減は埋込層の抵抗
分が全コレクタ直列抵抗（以下ｒｌｌ（という）に対し
て大きな比率を有しているため埋込層の高濃度化を計ら
ない限シ実現は困難である。ところが埋込層の高濃度化
は埋込層のせシ上がりの濃度プロファイルをさらに急峻
にするためＢＶｃｓｏＯ高耐圧化には増々不利忙なる。
空乏層の広が９に依存し傾斜が急峻な程低下することが
知られている。これは埋込層におけるリーチスルーで耐
圧が制限されているためであシエビタキシャル層厚に大
きく依存する。ＭＣＩ（ｓａｔ）の低減は埋込層の抵抗
分が全コレクタ直列抵抗（以下ｒｌｌ（という）に対し
て大きな比率を有しているため埋込層の高濃度化を計ら
ない限シ実現は困難である。ところが埋込層の高濃度化
は埋込層のせシ上がりの濃度プロファイルをさらに急峻
にするためＢＶｃｓｏＯ高耐圧化には増々不利忙なる。
この対策として埋込層に加わる熱処理を増大させ、せシ
上が夛の＃度プロファイルの傾斜を緩慢にすることが考
えられるが所望耐圧を得るためにエピタキシャル層厚を
いたずらに増大させることになり同一基板上に形成され
るＮＰＮトランジスタの特性を悪化させる結果となる。
上が夛の＃度プロファイルの傾斜を緩慢にすることが考
えられるが所望耐圧を得るためにエピタキシャル層厚を
いたずらに増大させることになり同一基板上に形成され
るＮＰＮトランジスタの特性を悪化させる結果となる。
又横広がりも大きくなシペレット面積の増大を招く。従
ってペースと低濃度化（エピタキシャル濃度に比しては
充分高濃度である）し、ペース・コレクタ接合から広が
る空乏層をペース側へ伸ばし縦方向及び横方向の耐圧、
すなわちＢ Ｖｃｍｏ及びＢＶｃｉｓを上昇させること
が試られている。しかしペースを低濃度化するとｈＦＩ
の電流依存性が悪化し低電流においてはり、−のリニア
リティーの悪化、高電流においてはｈＦｌの電流に対す
る呻び（以下Ｉｃｍａｘ という）の低下を引き起こ
している。
ってペースと低濃度化（エピタキシャル濃度に比しては
充分高濃度である）し、ペース・コレクタ接合から広が
る空乏層をペース側へ伸ばし縦方向及び横方向の耐圧、
すなわちＢ Ｖｃｍｏ及びＢＶｃｉｓを上昇させること
が試られている。しかしペースを低濃度化するとｈＦＩ
の電流依存性が悪化し低電流においてはり、−のリニア
リティーの悪化、高電流においてはｈＦｌの電流に対す
る呻び（以下Ｉｃｍａｘ という）の低下を引き起こ
している。
（発明の目的）
本発明の目的は、上記問題を解決すべくなされたもので
、ｂｌｌｌの電流依存性を悪化することなく、ＶＣＩＩ
（ｓａｔ）の低減とＢＶｃＩＩＱ、ＢｖｃｌｌＩｓノ上
昇ヲ容易に満足し得る半導体装置の製造方法更に詳しく
は三重拡散型トランジスタの製造方法を提供することに
ある。
、ｂｌｌｌの電流依存性を悪化することなく、ＶＣＩＩ
（ｓａｔ）の低減とＢＶｃＩＩＱ、ＢｖｃｌｌＩｓノ上
昇ヲ容易に満足し得る半導体装置の製造方法更に詳しく
は三重拡散型トランジスタの製造方法を提供することに
ある。
（発明の構成）
本発明の半導体装置の製造方法は、一導電型の半導体基
板表面よシ他の導電型の第１埋込層を形成した後、前記
第１埋込層内に一導電型の第２埋込層を形成する工程と
、前記第１及び第２埋込層を含む前記半導体基板上に他
の導電型のエピタキシャル層を形成する工程と、該エピ
タキシャル層表面より前記第２埋込層に連続するように
一導電型第３領域を形成する工程と、該第３領域内に他
の導電型第４領域を形成する工程と、該第４領域内に一
導電型第５領域を形成する工程とを有する半導体装置の
製造方法において、前記第３領域内に形成され、前記第
５領域全域を覆い、しかも前記第４領域に比して高濃度
で接合が浅く、かつ前記第５領域に比し低濃度の他の導
電型第６領域を形成する工程とを含むことを特徴として
構成される。
板表面よシ他の導電型の第１埋込層を形成した後、前記
第１埋込層内に一導電型の第２埋込層を形成する工程と
、前記第１及び第２埋込層を含む前記半導体基板上に他
の導電型のエピタキシャル層を形成する工程と、該エピ
タキシャル層表面より前記第２埋込層に連続するように
一導電型第３領域を形成する工程と、該第３領域内に他
の導電型第４領域を形成する工程と、該第４領域内に一
導電型第５領域を形成する工程とを有する半導体装置の
製造方法において、前記第３領域内に形成され、前記第
５領域全域を覆い、しかも前記第４領域に比して高濃度
で接合が浅く、かつ前記第５領域に比し低濃度の他の導
電型第６領域を形成する工程とを含むことを特徴として
構成される。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図ｔａｌ〜ｆｃｌは本発明の一実゛流力を説明する
ために工程順に示した断面図である。本実施例において
は、三重拡散型のＰＮＰ）う／ジスタの製造方法につき
説明する。
ために工程順に示した断面図である。本実施例において
は、三重拡散型のＰＮＰ）う／ジスタの製造方法につき
説明する。
先ず、第１図１ａｌに示すように、Ｐ型基板１の表面よ
り、Ｎ型不純物、例えば１７ ／（３１ｐ＋ ）をイオ
ン注入しＮ型埋込層２を形成する。次いで、同様にＰ中
型不純物を拡散しＰ＋型埋込層３ａ、３ｂを同時に形成
する。次にＮ型エピタキシャル層４を成長させた後、エ
ピタキシャル層４表ｆｆ１ｊ１７Ｐ型不純物、例えばホ
ウ素（１１Ｂ＋）をイオン注入しＰ型筒１コレクタ領域
５を形成する。次にエピタキシャル層４表面よｆｉＰ＋
型不純物を拡散してコレクタ領域の一部となるＰ＋型第
２コレクタ領域６ａ及びＰ＋型絶縁分離領域６ｂｔ−同
時に形成する。このとき第１コレクタ領域５とＰ＋型埋
込層３と連続し、同様にＰ＋型第２コレクタ領域６ａ及
びＰ中型絶縁分離領域６ｂもＰ＋型埋込層３ａ及び３ｂ
と連続する。
り、Ｎ型不純物、例えば１７ ／（３１ｐ＋ ）をイオ
ン注入しＮ型埋込層２を形成する。次いで、同様にＰ中
型不純物を拡散しＰ＋型埋込層３ａ、３ｂを同時に形成
する。次にＮ型エピタキシャル層４を成長させた後、エ
ピタキシャル層４表ｆｆ１ｊ１７Ｐ型不純物、例えばホ
ウ素（１１Ｂ＋）をイオン注入しＰ型筒１コレクタ領域
５を形成する。次にエピタキシャル層４表面よｆｉＰ＋
型不純物を拡散してコレクタ領域の一部となるＰ＋型第
２コレクタ領域６ａ及びＰ＋型絶縁分離領域６ｂｔ−同
時に形成する。このとき第１コレクタ領域５とＰ＋型埋
込層３と連続し、同様にＰ＋型第２コレクタ領域６ａ及
びＰ中型絶縁分離領域６ｂもＰ＋型埋込層３ａ及び３ｂ
と連続する。
次に、第１図１ａｌに示すように、Ｐ型温１コレクタ領
域５内ＫＮ型不純物、例えばリン（３１Ｂ＋ ） ｔ−
イオン注入しＮ型第１ペース領域７を形成し、その後第
１ペース領域７内に同様にリン（３１ｐ＋）のイオン注
入によｐＮ＋型第型代２ベース領域８成する。この場合
第２ベース領域８と第１ペース領域７の製造工程を入れ
換えても良く、第２ペース領域８が第１ペース領域７の
内側に形成される必要はない。従って第２ペース領域８
は少くとも後述するＰ 型エミッタ領域９全域を覆い第
１ペース領域７に比して高濃度で接合が浅くエミッタ領
域８に比して低濃度であれば良い。
域５内ＫＮ型不純物、例えばリン（３１Ｂ＋ ） ｔ−
イオン注入しＮ型第１ペース領域７を形成し、その後第
１ペース領域７内に同様にリン（３１ｐ＋）のイオン注
入によｐＮ＋型第型代２ベース領域８成する。この場合
第２ベース領域８と第１ペース領域７の製造工程を入れ
換えても良く、第２ペース領域８が第１ペース領域７の
内側に形成される必要はない。従って第２ペース領域８
は少くとも後述するＰ 型エミッタ領域９全域を覆い第
１ペース領域７に比して高濃度で接合が浅くエミッタ領
域８に比して低濃度であれば良い。
次に１第１図（Ｃ）に示すように、Ｐ＋型エミッタ領域
９ａ及びＰ 型コレクタコンタクト領域９ｂを同時に形
成し、その後Ｎ＋型不純物を拡散し、Ｎ＋型ベースコン
タクト領域１０を形成する。次いで、エミッタ、ペース
及びコレクタ領域の所定コンタクト開口領域の酸化膜１
１をエツチングして各電極１２．１３及び１４を形成す
る。
９ａ及びＰ 型コレクタコンタクト領域９ｂを同時に形
成し、その後Ｎ＋型不純物を拡散し、Ｎ＋型ベースコン
タクト領域１０を形成する。次いで、エミッタ、ペース
及びコレクタ領域の所定コンタクト開口領域の酸化膜１
１をエツチングして各電極１２．１３及び１４を形成す
る。
かようにして本発明による三重拡散型ＰＮＰトランジス
タが製造される。
タが製造される。
以上説明したように、本発明の実施例によれば、第１ベ
ース領域が低濃度で形成されるため、ペース・コレクタ
接合から伸びた空乏層がペース側へよシ大きく広がるた
め、縦方向におけるＢ Ｖｃｇ。
ース領域が低濃度で形成されるため、ペース・コレクタ
接合から伸びた空乏層がペース側へよシ大きく広がるた
め、縦方向におけるＢ Ｖｃｇ。
が上昇する。又高濃度の第２ベース領域が第１ペース領
域の内側に、形成された場合には同理由によシ横方向に
おけるＢＶｃｍ−も上昇する。又第２ベース領域が少く
とも横方向においてエミッタ領域を覆うように形成され
ているため横方向でのエミッタからペースへの注入が減
少し、ペース電流の減少となってｈＦＩｌが上昇する。
域の内側に、形成された場合には同理由によシ横方向に
おけるＢＶｃｍ−も上昇する。又第２ベース領域が少く
とも横方向においてエミッタ領域を覆うように形成され
ているため横方向でのエミッタからペースへの注入が減
少し、ペース電流の減少となってｈＦＩｌが上昇する。
さらに同理由によりエミッタΦベース接合空乏層幅及び
エミッタ時ベース接合空乏層面積が減少するため表面及
び空乏層内での再結合電流が減少し、ｈＦｌのリニアリ
ティが上昇する。
エミッタ時ベース接合空乏層面積が減少するため表面及
び空乏層内での再結合電流が減少し、ｈＦｌのリニアリ
ティが上昇する。
さらには高濃度の第２ベース領域がエミッタ領域よシも
深く形成された場合にはｗｅｂｓｔｅｒ効果の影響が緩
和されＩｃｍａｘが上昇する。
深く形成された場合にはｗｅｂｓｔｅｒ効果の影響が緩
和されＩｃｍａｘが上昇する。
なお、本発明は上６６実施例に限定されることはなく、
°例えば極性を換えても同様効果を発揮することができ
る。
°例えば極性を換えても同様効果を発揮することができ
る。
（発明の効果）
以上説明したとおシ、本発明によれば、三重拡散型トラ
ンジスタのＶｃ＋（口１）の低減及びＢ Ｖｃ ｇｏ。
ンジスタのＶｃ＋（口１）の低減及びＢ Ｖｃ ｇｏ。
Ｂ Ｖｃｍｓの上昇を容易にしｈＦＩＩのリニアリティ
ーの上昇及びＩｃｍａｘの上昇を実現することができる
ためオーディオ・電源等の出力部への応用も光分可能と
なる。
ーの上昇及びＩｃｍａｘの上昇を実現することができる
ためオーディオ・電源等の出力部への応用も光分可能と
なる。
第１図（ａ）〜ｔｃ＋は本発明の一実施例を説明するた
めに工程類に示した断面図、第２図は従来の三重拡散型
ＰＮＰ ）ランジスタの構造を示す断面図である。 １．１０１・・・・・・Ｐ聾基板、２，１０２・・・・
・・Ｎを埋込層、３ ａ、３ ｂ、１０３ａ、ｔｏ３ｂ
・・−−−−ｐ”型埋込層、４，１０４・・・・・・Ｎ
ｆｉエピタキシャル層、５．１０５・・・・・・Ｐ＋第
１コレクタ領域、６ａ。 １０６ａ・・・・・・Ｐ＋型第２コレクタ領域、６ｂ。 １０６ｂ ・・・・・・Ｐ＋凰絶縁分雌領域、７，１０
７・・・・・・Ｎ型第１ベース領域及びＮｕベース領域
、８・・・・・・Ｎ＋型第２ペース領域＊ ９ａ、１
０９ａ ・・・・・・Ｐ＋凰エミッタ領域、９ｂ、１０
９ｂ・・・・・・Ｐ＋コレクタコンタクト領域、１０，
１１０・・・・・・Ｎ＋型ベースコンタクト領域、１１
，１１１・・・・・・酸化膜、１２゜１１２・・・・・
・エミッタ電極パターン、１３，１１３・・・・・・ペ
ース電極パターン、１４，１１４・山・・コレクタ電極
パターン。 ＼−一 膚１回
めに工程類に示した断面図、第２図は従来の三重拡散型
ＰＮＰ ）ランジスタの構造を示す断面図である。 １．１０１・・・・・・Ｐ聾基板、２，１０２・・・・
・・Ｎを埋込層、３ ａ、３ ｂ、１０３ａ、ｔｏ３ｂ
・・−−−−ｐ”型埋込層、４，１０４・・・・・・Ｎ
ｆｉエピタキシャル層、５．１０５・・・・・・Ｐ＋第
１コレクタ領域、６ａ。 １０６ａ・・・・・・Ｐ＋型第２コレクタ領域、６ｂ。 １０６ｂ ・・・・・・Ｐ＋凰絶縁分雌領域、７，１０
７・・・・・・Ｎ型第１ベース領域及びＮｕベース領域
、８・・・・・・Ｎ＋型第２ペース領域＊ ９ａ、１
０９ａ ・・・・・・Ｐ＋凰エミッタ領域、９ｂ、１０
９ｂ・・・・・・Ｐ＋コレクタコンタクト領域、１０，
１１０・・・・・・Ｎ＋型ベースコンタクト領域、１１
，１１１・・・・・・酸化膜、１２゜１１２・・・・・
・エミッタ電極パターン、１３，１１３・・・・・・ペ
ース電極パターン、１４，１１４・山・・コレクタ電極
パターン。 ＼−一 膚１回
Claims (2)
- （１）一導電型の半導体基板表面より他の導電型の第１
埋込層を形成した後前記第１埋込層内に一導電型の第２
埋込層を形成する工程と、前記第１及び第２埋込層を含
む前記半導体基板上に他の導電型のエピタキシャル層を
形成する工程と、該エピタキシャル層表面より前記第２
埋込層に連続するように一導電型第３領域を形成する工
程と、該第３領域内に他の導電型第４領域を形成する工
程と、該第４領域内に一導電型第５領域を形成する工程
とを有する半導体装置の製造方法において、前記第３領
域内に形成され、前記第５領域全域を覆いしかも前記第
４領域に比して高濃度で接合が浅くかつ前記第５領域に
比し低濃度の他の導電型第６領域を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - （２）第６領域を第４領域内に形成する工程を含むこと
を特徴とする特許請求の範囲第（１）項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18988884A JPS6167959A (ja) | 1984-09-11 | 1984-09-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18988884A JPS6167959A (ja) | 1984-09-11 | 1984-09-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167959A true JPS6167959A (ja) | 1986-04-08 |
Family
ID=16248856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18988884A Pending JPS6167959A (ja) | 1984-09-11 | 1984-09-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167959A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230372A (ja) * | 1985-04-19 | 1987-02-09 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS62214662A (ja) * | 1986-03-14 | 1987-09-21 | Sanyo Electric Co Ltd | 縦型ｐｎｐトランジスタの製造方法 |
| JPS63177066U (ja) * | 1987-05-07 | 1988-11-16 |
-
1984
- 1984-09-11 JP JP18988884A patent/JPS6167959A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230372A (ja) * | 1985-04-19 | 1987-02-09 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS62214662A (ja) * | 1986-03-14 | 1987-09-21 | Sanyo Electric Co Ltd | 縦型ｐｎｐトランジスタの製造方法 |
| JPS63177066U (ja) * | 1987-05-07 | 1988-11-16 |
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