KR0166069B1 - 반도체장치 - Google Patents

Abstract

내용 없음.

Description

반도체장치

제1도는 종래의 바이폴라트랜지스터의 1예를 도시한 단면도.

제2도는 본 발명의 1실시예의 반도체장치의 단면도.

제3도는 본 발명의 실시예의 동작원리를 설명하기 위한 단면도.

제4도및 제5도는 본 발명의 실시예의 동작원리를 설명하기 위한 그래프도.

제6(a)도 ∼ 제6(k)도는 제2도에 도시된 반도체장치의 제조공정을 도시한 공정도.

제7도는 본 발명의 실시예 2를 도시한 단면도.

제8도는 종래의 바이폴라트랜지스터의 다른 예를 도시한 단면도.

제9도는 바이폴라트랜지스터의 이상적인 구조를 개략적으로 도시한 도면.

제10도 ∼ 제12도는 본 발명에서 이용가능한 이득을 도시한 그래프도.

제13도, 제15도 및 제16도는 본 발명의 또 다른 실시예를 도시한 단면도.

제14(a)도 ∼ 제14(f)도는 본 발명의 실시예의 구조를 제조하기 위한 공정을 도시한 공정도.

본 발명은 반도체장치에 관한 것으로서, 특히 고차단주파수 및 고속동작에 적합한 바이폴라형 반도체장치에 관한 것이다.

종래, 바이폴라 트랜지스터 구조를 갖는 반도체장치는 일본국 특허공개공보 소화 56-142667호에 기재되어 있는 바와 같이, 외부베이스영역의 면적을 저감시켜 그의 고속화를 도모하고 있었다. 제1도는 이러한 반도체장치의 단면도이다. 제1도에 있어서 반도체기판(1)은 컬렉터(2)와 분리영역(3), (3')를 포함하고 있다. 이 분리영역(3), (3')로 둘러싸인 소위 실리콘(Si)의 섬이라 불리는 영역 C는 에미터(9)를 포함하고 있다. 이 에미터(9)의 하부에는 베이스(8)이 있다. 또 이 에미터(9)의 주위에는 외부베이스영역(8')가 배치되고, 이 외부베이스영역(8')는 다결정실리콘막(10)을 거쳐서 외부에 전기적으로 접속되어 있다. 이러한 구조에 의해, 외부베이스영역(8')의 면적이 저감함과 동시에, 에미터(9)와 다결정실리콘막(10)과의 거리D를 미소하게 할 수 있으므로 베이스저항도 저감시킬 수가 있다. 제1도에 있어서 (7)은 N형 에피택셜층, (20)은 절연막, A는 에미터(9)와 분리영역(3)과의 거리, E는 외부베이스영역(8')와 분리영역(3)과의 거리이다.

상기 종래기술은 에미터(9)와 분리영역(3)과의 거리A와 트랜지스터구조의 시정수의 관계에 대해서 고려되어 있지 않았다. 이 때문에, 높은 차단주파수 f_T를 안정하게 획득할 수 없다는 문제점이 있었다.

또, 상기 종래기술은 분리영역(3)에 대한 에미터(9)의 위치결정의 정밀도 여부가 에미터형성시에 발생하는 마스크맞춤에러에 의해서 결정되고 있었다.

그 때문에, 분리영역(3)과 에미터(9)와의 거리A는 가변으로 되어 외부베이스영역(8')의 폭을 미소하게 하는 것은 어렵다는 문제점이 있었다. 이것은 차단주파수의 상승에 중요한 장해요인으로 되는 것이다.

본 발명의 목적은 상기 종래기술의 문제점을 해소하기 위해 이루어진 것으로서, 안정된 높은 차단주파수f_T를 얻을 수 있는 반도체장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 반도체장치를 제조하는 방법에 따라서 반도체칩상에 작은 외부베이스영역을 갖는 반도체장치를 제공하는 것이다.

상기 목적을 달성하기 위해서, 본 발명에 있어서는 반도체기판의 표면영역의 에미터(트랜지스터의 역방향동작시에는 컬렉터로서 작용)와 분리영역과의 거리A를 미리 정해진 값 이내로 한다. 즉, 거리A는 베이스폭(에미터 바로 아래에 있는 에미터-베이스 접합부와 베이스-컬렉터 접합부와의 거리)과 에미터접합 깊이의 합계에 의해서 결정되는 범위내로 한정한다. 이러한 구조로 하는 것에 의해, 외부 베이스영역의 소요면적을 저감함과 동시에 높은 차단주파수를 얻을 수 있게 된다.

이하, 본 발명의 실시예를 도면에 따라서 설명한다.

제3도는 본 발명의 바이폴라트랜지스터의 에미터주변의 단면도이다. 에미터(9)는 다결정실리콘막(11)의 불순물을 기판표면으로 확산시키는 주지의 열화산법에 의해 접합깊이 X_jE로 형성되어 있다. 이 에미터(9)의 하부와 주변에는 베이스폭W_B(에미터-베이스 접합부와 베이스-컬렉터 접합부와의 거리)의 베이스(8)이 형성되어 있다. 이 베이스(8)은 베이스확산용 다결정실리콘막(10a)에 접속되어 있다. 유선(leader lines)e(1),e(2),e(3)은 에미터(9)에서 주입된 전자캐리어의 흐름경로를 나타내고 있다. 에미터(9)에서 주입되는 전자캐리어중 유선e(1)의 성분은 수직으로 에미터(9)에서 컬렉터(7)로 흐른다. 또, 유선e(2)로 나타낸 전자캐리어는 에미터(9)의 측벽 및 에지에서 주입되는 것으로서, 거리b만큼 확장되어 컬렉터(7)로 흐른다.

또한, 유선e(2)와 e(3)으로 나타낸 전자캐리어 특히 e(3)으로 나타낸 전자캐리어는 용이하게 컬렉터(7)로 흐르게 할 수 없기 때문에, 접합깊이 X_jE와 베이스폭W_B의 합계(X_jE+W_B)와 거리A의 관계가 충족되지 않아 전자캐리어가 베이스(8)내에 정체되게 된다. 이 유선e(3)으로 나타낸 전자캐리어는 높은 차단주파수f_T를 달성하는 데 방해로 되는 큰 시정수로 되고 있다. 본 발명자들의 경험에 따르면, 높은 차단주파수 f_T는 거리A를 충분히 확보하는 것에 의해 실현할 수 있었다. 그러나, 거리A를 크게 하면 제1도에 도시한 바와 같이 외부베이스영역(8')의 면적이 바람직하지 않게 증가해 버린다. 따라서, 외부베이스영역(8')의 면적을 감소시키고 또한 높은 차단주파수 f_T를 얻기 위해서는 거리A를 적절하게 결정하는 것 뿐만 아니라, X_jE와 W_B의 값에 대해서 거리A가 적절한 관계로 유지되도록 결정할 필요가 있다.

제4도는 거리A와 차단주파수 f_T의 관계를 도시한 도면이고, 제5도는 에미터접합깊이와 베이스폭의 합계 (X_jE+W_B)와 거리A의 관계를 도시한 도면으로서, 여기서 X_jE는 0.04㎛, WB는 0.06㎛이며, 따라서 두 값의 합은 0.1㎛로 되며 컬렉터두께 Xc를 파라미터로서 사용한 경우의 값이다. 거리A를 증가시키면 제4도에 도시한 바와 같이 차단주파수f_T도 상승하지만, 거리A가 0.2㎛이상일 때에는 차단주파수f_T가 포화한다. 또 거리A는 컬렉터두께Xc와는 관계없다. 값Xc가 0.07∼1.26㎛인 범위에 있어서는 높은 차단주파수f_T는 거리 A를 0.2㎛이상으로 설정해서 얻는다.

제5도는 합계(X_jE+W_B)의 값과 최적거리A의 관계를 도시한 도면이다. 제5도에 있어서 실선a는 높은 차단주파수f_T가 합계(X_jE+W_B)에 대해서 이용가능한 경우의 거리A를 나타낸다. 제5도에 도시된 바와 같이 합계(X_jE+W_B)가 0.20㎛이상인 경우에는 이 합계와 동일한 거리A로 되어 높은 차단주파수f_T가 얻어지고, 합계(X_jE+W_B)가 0.20㎛미만인 경우에는 거리A가 0.20㎛로 설정되어 높은 주파수f_T가 얻어진다.

실제로, 차단주파수 f_T는 그의 최고허용값보다 약간 낮은 값으로 해도 좋다. 제5도에는 실질적으로 바람직한 거리A의 범위를 사선으로 나타낸 영역R을 도시하였다. 이 영역R에 있어서 차단주파수f_T는 최고허용값의 80%이상이 확보된다. 또 제5도에 있어서 영역R은 실선a의 양측의 20%거리범위를 둘러싸고 있다. 이것은 합계(X_jE+W_B)가 0.2㎛이하인 경우에는 거리A를 0.16㎛와 0.24㎛사이의 어떠한 값으로 해도 좋고, 합계(X_jE+W_B)가 0.2㎛이상인 경우에는 거리A를 상기 합계의 0.8∼1.2배의 값으로 해도 좋기 때문이다. 이와 같은 방법으로 각각의 값을 설정하는 것에 의해서, 충분히 높은 차단주파수f_T를 확보할 수 있음과 동시에 거리A의 증가를 고집적도로 최소화할 수가 있다.

[실시예 1]

제2도는 본 발명의 실시예 1의 반도체장치의 단면을 도시한 도면이다. 이하 이 트랜지스터의 제조방법에 대해서 제6(a)도 ∼ 제6(k)도를 이용해서 설명한다. 제6(a)도에 도시된 바와 같이, 저항율이 20Ωcm이고 주표면을 갖는 P형 반도체기판(1)은 Sb소오스를 갖는다. 1175℃에서 45분간의 열확산을 실행하여 시트저항 30Ωcm와 접합깊이 1.20㎛의 N⁺매립층(2)를 형성한다. 다음에, 상기 실리콘기판상에 주지의 에피택셜 성장법을 이용해서 실리콘을 퇴적시키고, 그 위에 N형 에피택셜층(7)을 0.50㎛의 두께로 형성한다. 또 이 층을 드라이O₂(산소)분위기에서 열처리하여 두깨 300Å의 SiO₂막(35)를 형성한다. 상기 N⁺매립층(2)상에 Si₃N₄막(30)을 주지의 CVD법에 의해서 두께 1000Å으로 형성한다. 이 Si₃N₄막(30)를 마스크로 사용하여 전체를 수증기분위기하에서 1000℃, 40분간의 열처리를 실행한다. 그 결과,2500Å의 두께를 갖는 실리콘산화막(6)이 형성된다 (제6(a)도)

다음에, Si₃N₄막(30)을 제거하고, Si₃N₄막(31), SiO₂막(32), Si₃N₄막(33)을 각각 1200Å, 4000Å, 1200Å의 두께로 CVD법에 의해 형성한다. 주지의 포토리도그래피와 건식(드라이)에칭법에 의해서 N⁺매립층(2)에 도달하는 홈(37),(38),(39)를 형성한다. 그리고, 홈(38)을 덮는 포토레지스트막(36)을 건식에칭용 마스크로서 사용하여 홈(37), (39)의 바닥부가 제6(b)도에 도시된 바와 같이 N⁺매립층(2)보다 더 깊이 연장하도록 한다.

주지의 열산화법에 의해 두께 100Å의 SiO₂막(5)를 형성한 후, 열인산법에 의해서 Si₃N₄막(31)을 사이드에칭한다. 이 때, 사이드에칭량이 0.05㎛로 되도록 온도를 조정한다(제6(c)도)

CVD법에 의해서 Si₃N₄막(4)를 두께 100Å으로 형성한다. 그 후, 제6(d)도에 도시된 바와 같이 저압CVD법에 의해서 SiO₂부 (3a),(3b)를 홈(37),(38),(39)에 매립한다. 상부에 형성된 SiO₂부(3b)를 습식(웨트)에칭에 의해 제거하고, 노출되어 있는 부분의 Si₃N₄막(4)도 마찬가지로 습식에칭에 의해 제거한다. (제6(e)도).

그 후, SiO₂에칭액을 사용하여 그래프트베이스(graft base)접촉영역 F에서 SiO₂막(35)를 제거한다. 이때, 실리콘산화막(6)의 영역G를 에칭하여 그의 막두께를 얇게 한다. 또, SiO₂막(32)도 사이드에칭한다. 여기서, 다결정실리콘막을 CVD법에 의해서 전면에 걸쳐 두께 8000Å으로 형성한다. 다결정실리콘부(10a),(10b),(10c)의 오목영역은 그대로 남기고, 다른영역상의 다결정실리콘막은 건식에칭으로 제거하여 평탄화한다. 다음에, 포토마스크를 이용해서 50KeV의 가속전압의 조건에서 1E16cm^-2주입량(도즈량)으로 B⁺이온을 다결정실리콘부(10a),(10b)에 주입한다. 그 후, 900℃, 10분간의 N₂어닐을 실행하고, 제6(f)도에 도시된 바와 같이 그래프트베이스층(40)을 두께 50Å으로 형성한다.

Si₃N₄막(33), SiO₂막(32), Si₃N₄막(31)및 SiO₂막(35)를 주지의 에칭법에 의해 순차 제거한다. 그 후, 800℃의 수증기분위기중에서 산화처리를 실행하여 SiO₂막(34)를 두께300Å으로 형성한다. 이때 다결정실리콘부(10a),(10b),(10c)의 표면도 산화되어 실리콘산화막(13)이 형성된다. 그 후, BF₂ ⁺이온을 20KeV의 가속전압으로 주입해서 베이스(8)을 형성한다.

그 후, 제6(i)도에 도시된 바와 같이 주지의 CVD법에 의해서 Si₃N₄막(41)을 1500Å의 두께로 형성하고, 이 막(41)의 수직벽 부분만 남기고 이방성에칭에 의해 제거한다. 이것에 의해, B가 도프된 다결정실리콘부(10a),(10b)와 언도프된 다결정실리콘부(10c)의 측벽상에 SiO₂막(13)이 노출된다.

제6(g)도에 도시된 바와 같이 실리콘산화막(6)의 영역H를 포토리도그래피와 건식에칭에 의해 제거한 후,P⁺이온을 주입해서 제6(h)도에 도시된 바와 같이 영역I에 N⁺층을 형성한다. 영역J에서 SiO₂막(34)를 제거하고, 그 표면상에 다량의 As가 도프된 다결정실리콘층(11)을 형성한다.

전면을 포토레지스트코팅으로 피복한 후 건식에칭하여 평탄화한다. 그후, Si₃N₄막(41)을 에칭에 의해 제거하여 제6(i)도에 도시된 바와 같이 다결정실리콘부(10a),(10b),(10c)를 볼록형으로 돌출한 구조로 형성한다. 포토레지스트마스크(36b)(점선으로 도시)를 형성하고, 건식에칭에 의해서 As가 도프된 다결정실리콘막(11)의 노출부를 제거한다.

그 후, 제6(j)도에 도시된 바와 같이 SiO₂막(12)를 주지의 CVD법에 의해 2㎛의 두께로 형성한다. 포토레지스트막(도시하지 않음)을 형성한 후, 전면을 건식에칭하여 SiO₂막(12)가 약 0.10㎛의 두께로 저감되도록 한다. 동시에, As가 도프된 다결정실리콘막(11), B가 도프된 다결정실리콘부(10a),(10b)및 언도프된 다결정실리콘부(10c)의 표면을 노출시키고 약간의 에칭처리를 실시한다. 다음에, 제6(k)도에 도시된 바와 같이, As가 도프된 다결정실리콘막(11)에서 베이스(8)로 As입자가 확산되도록 890℃, 20분간의 조건에서 어닐을 실행하여 에미터(9)를 형성한다. 이것에 의해, 에미터 접합깊이 400Å, 베이스폭 600Å의 트랜지스터를 구성한다.

그 후, 종래기술의 공정을 이용해서 SiO₂막(19), 접속구멍(콘택트홀) 및 전극 (14),(15),(16)을 형성하는 것에 의해 제2도에 도시된 바와 같은 반도체장치를 완성하였다.

본 발명의 실시예 1에 따라 제조된 바이폴라트랜지스터에 있어서 에미터접합깊이 X_jE및 베이스폭W_B는 상기한 바와 같이 각각 0.04㎛, 0.06㎛이며, 그의 합은 0.10㎛이다. 또, 이 실시예에 있어서 거리A는 0.20㎛이다. 에미터치수는 0.5×1.85㎛²이다. 소위 실리콘의 섬이라 불리는 영역C의 크기는 0.9×2.25㎛²로 되어 있다. 에피택셜층(7)의 두께 Xc는 0.15㎛이고, 차단주파수 f_T는 40GHz이었다. 또, 베이스-컬렉터간 용량 C_TC는 1.33f_F이다.

[실시예 2]

본 발명의 실시예 2는 실시예 1의 변형예로서, 에미터(9)와 분리영역과의 거리A를 0.16㎛로 설정하고 그밖의 치수는 실시예 1와 동일하게 유지한 것이다. 이 실시예에서는 반도체장치의 영역C의 면적이 0.82×2.17㎛²로 저감되고, 주파수f_T는 32GHZ로 저하하며 용량 C_TC도 12% 저감하였다.

[실시예 3]

본 발명의 실시예 3도 마찬가지로 실시예 1의 변형예로서, 에미터(9)와 분리영역과의 거리A를 0.24㎛로 설정하고 그밖의 치수는 실시예 1와 동일하게 유지한 것이다. 영역C의 면적이 실시예 1의 영역C의 면적보다 증가함에 따라서 용량C_TC는 실시예 1의 그것보다 13% 증가하였지만, 차단주파수 f_T는 40GHz로 되었다. 즉, 용량C_TC는 비교되는 종래의 반도체장치보다 35% 저감하였다.

[실시예 4]

본 발명의 실시예 4도 실시예 1의 변형예로서, 다결정실리콘부(10a),(10b)의 표면영역을 W(텅스텐) 실리사이드코팅막으로 치환하고 그밖의 것은 실시예 1와 마찬가지로 유지한 것이다. 즉, 먼저 제6(a)도 - 제6(k)도에 도시한 제조공정을 실행하고, 다음에 다결정실리콘부 (10a),(10b)의 표면을 W실리사이드로 코팅처리하여 이 부분의 저항을 비교를 위한 종래기술의 반도체장치의 그것보다 1/10이하로 저감하였다. 이것에 의해, 베이스저항이 저감되어 링발진기 속도가 20% 개선되었다.

[실시예 5]

제7도는 본 발명의 실시예 2의 에미터 주변부분의 단면도이다. 실시예 5는 이들 부분을 제외하고는 제2도에 도시한 반도체 장치와 거의 동일하다.

제7도에 도시한 바와 같이, 에미터(9)의 측벽이 SiO₂막(12)에 의해서 피복되어 이 측벽으로부터의 캐리어의 유출을 저지하고 있다. 이 때문에, 제3도에 있어서 유선e(3)으로 나타낸 정체(停滯)캐리어를 제거할 수 있다. 실시예 5에서는 거리A를 최소 0.05㎛까지 짧게 해도 거리A가 0.20㎛인 경우와 동일한 차단주파수f_T를 획득할 수 있었다. 실시예 1에 있어서의 영역C의 면적은 0.90×2.25㎛²이었지만, 이 실시예 5에 있어서의 영역C의 면적은 0.60×1.95㎛²까지 저감할 수 있었다. 이것에 의해, 용량 C_TC는 43% 저감할 수 있었다.

또, 실시예 5에 있어서는 에미터접합용 측벽성분을 실시예 1에 있어서의 용량C_TC(15.4fF)의 1/2로 저감할 수 있었다. 또, 실시예 5에 있어서는 그래프트베이스(40)의 접합깊이가 얕아지게 되어 전류증폭률 및 내압이 개선되었다.

또한, 트랜지스터를 역방향으로 동작시켰을 때의 특성은 순방향으로 동작하는 트랜지스터의 베이스면적 S_B와 에미터면적S_E의 비인 S_E/S_B에 의해 영향을 받는다. 실시예 1에서는 이 비율이 0.45이었던데 비해, 실시예 5에서는 이 비 S_E/S_B가 0.79로 개선되었다. 이 S_E/S_B에 대해서는 예를 들면 IEEE, Trans, Electron Devices, ED-22(1975), PP. 145-152에 있어서 기술되어 있다.

다음에, 실시예 5의 반도체 장치의 제조방법에 대해서 설명한다. P형 기판을 이용해서 실시예 1와 동일한 방식으로 제6(a)도 - 제6(k)도에 도시한 공정을 실행한다. 단, 제6(c)도에 있어서의 Si₃N₄막(31)의 사이드에칭은 0.02㎛두께로 하고, 제6(g)도에 있어서의 Si₃N₄막(41)의 두게는 0.03㎛로 하였다.

계속해서, SiO₂막 (34)를 에칭하고, 또 n형 에피택셜층(7)을 후공정에서 오목형상으로 에미터층이 형성되는 깊이까지 충분히 에칭한다. 또, 제6(j)도- 제6(k)도에 도시한 공정을 실행하면, 제7도에 도시한 반도체장치가 완성된다.

또한, 실시예 5에 있어서는 거리A를 0.05㎛로 설정했다. 그러나, 거리A를 0.10㎛로 하더라도 또 실시예 1과 같이 0.20㎛로 한 경우라도, 에미터의 측벽을 절연막에 의해서 피복하면 용량 C_TC를 저감할 수가 있다.

이상과 같이, 에미터와 분리영역과의 거리를 최적화하여 높은 차단주파수를 안정하게 획득할 수 있고, 또한 바이폴라트랜지스터를 고속으로 동작시킬 수가 있다.

또, 분리영역에 대해서 자기정합적으로 베이스층 및 에미터층을 형성하면, 에미터층의 위치가 원하는 위치에 정밀도좋게 배치되어 외부베이스영역의 기판평면에 있어서의 면적이 저감된다.

[실시예 6]

제8도는 종래의 평면구조(planar structure)의 바이폴라트랜지스터를 도시한 단면도이다. 제8도에 있어서 (21)은 P형 실리콘기판, (22)는 N⁺형 매립층, (24)는 컬렉터, (25)는 베이스, (26)은 에미터, (32)는 P형 분리영역, (33)은 분리막, (34),(35),(36)은 각각 전극, (37)은 컬렉터 트래핑영역이다. 제8도에서 알 수 있는 바와 같이, 종래기술의 바이폴라트랜지스터에서는 N⁺매립층(22)가 에미터(26) 바로 아래에 가장 평탄한 구조로 형성되어 있다.

일반적으로, 트랜지스터의 전류이득은 주파수에 비례해서 저하한다. 그러나, 주지인 바와 같이 트랜지스터가 증폭동작을 실행하지 않는 주파수를 특히 차단주파수 f_T라고 부른다. 이 차단주파수는 트랜지스터의 고주파특성을 나타내고, 트랜지스터에 축적된 전하량Q를 컬렉터전류I_C에 의해 방출하는 시간 τ의 역수로 부여한다. 즉.

따라서, 고주파특성을 향상시키기 위해서는 축적되는 전하량Q를 저감함과 동시에 컬렉터전류IC를 크게 할 필요가 있다. 종래에는 트랜지스터의 동작속도를 고속화하는 수단으로서는 가능한한 불필요한 영역을 최소화하여 전하의 축적량을 저감하는 방법이 취해지고 있었다. 그의 1예로서는 일본국 특허공개공보 소화 56-1556호에 기재된 바와 같은 트랜지스터 구조를 들 수 있다.

이 실시예 6에서는 트랜지스터의 고주파특성을 향상시키기 위해서, 축적 전하량을 증가시키지 않고 컬렉터전류를 증대시킨 구조를 제공한다.

실제로, 실시예 6에서의 반도체 장치는 제1 도전형의 반도체기판내에 마련되어 있다. 이 반도체장치는 제1도전형과는 반대도전형인 제2도전형의 제1영역, 제1도전형의 제2영역, 저농도불순물을 포함하는 제2도전형의 제3영역 및 고농도 불순물을 포함하는 제2도전형의 제4영역을 포함한다. 이 반도체 장치에 있어서 제1영역과 제2영역과의 경계면1, 제2영역과 제3영역과의 경계면2, 제3영역과 제4영역과의 경계면 3이 각각 단면에서 보아 원호형상을 이루며 실질적으로 일정한 곡률을 갖고 있다. 경계면2는 경계면1과 실질적으로 등거리에 있고, 경계면3은 경계면2와 실질적으로 등거리에 있다.

동작시에 트랜지스터의 컬렉터전류는 에미터에서 주입된 전자가 컬렉터에 축적될 때의 전자의 확산량에 의해서 결정된다. 이 확산전류는 균일한 농도로 되려고 전자가 확산하는 것에 의해서 흐른다. 따라서, 확산량이 많아짐에 따라서 확산전류가 증대하게 된다.

제9도는 이상화된 트랜지스터의 구조를 도시한 도면이다 제9(a)도는 한쪽방향에 NPN불순물분포를 취하고 다른 2방향에서 균일한 블럭구조를 도시한 것이다. 제9(b)도는 원통형상으로 NPN불순물분포를 취하고 다른 한방향은 균일한 원통형구조를 도시한 것이다. 제9(c)도는 구(球)형상으로 NPN불순물분포를 취하는 구형구조를 도시한 것이다. 이들을 각각 d차원구조라고 부르고, 이값 d는 제9(a)도의 경우 d=1, 제9(b)도의 경우 d=2, 제9(c)도의 경우 d=3으로 한다.

제10도 및 제11도는 이들 이상화된 구조의 몇가지 특성을 계산기(computer)를 이용해서 산출해서 얻은 이론상의 결과를 도시한 것이다. 제10도는 컬렉터전류에 대한 전류이득을 도시한 것이고, 제11도는 이러한 구조에 있어서의 컬렉터전류에 대한 차단주파수를 도시한 것이다.

이들 도면에 도시된 바와 같이, 값d가 커질수록 전류이득과 차단주파수는 커진다. 간단한 해석에 의하면 전류이득은 다음과 같이 주어진다.

여기서, X_B와 X_E는 각각 베이스두께 및 에미터두께이다. 또, d=1 및 d=3인 경우의 시정수 τ는 대략 다음식으로 주어진다.

제12도는 상기 함수를 그래프화한 도면이다. 제12도에 도시된 바와 같이, X_B/X_E가 1이상이면 약2배의 고속성이 얻어진다. 또, 상기 식 4로부터 X_B/X_E가 그의 극한에 도달하면 시정수는 1/3로 된다는 것을 알 수 있다. 이것은 3배의 고속화가 가능하다는 것을 의미한다.

이들 고차원d에 따라서 트랜지스터의 특성이 향상하는 것은 상술한 바와 같이 컬렉터전류가 증대하고 전하의 축적량이 거의 일정하기 때문이다. 이들 해석에 의해서 에미터에서 주입된 전자를 가능한한 넓게 확산시키는 트랜지스터 구조를 취하면, 트랜지스터의 특성이 향상하는 것이 판명되었다.

제13도는 상술한 개념에 따라서 구성된 트랜지스터의 단면도이다. 제13도에서는 제8도에서의 에미터 주변만을 도시하고 있으며, 그밖의 영역은 제8도에 도시한 종래의 트랜지스터와 실질적으로 동일한 구조이기 때문에 생략하고 있다.

저농도 P형 기판(21)상에는 고농도N형 층(22)를 형성하고 에피택셜층을 성장시킨다. 그 후, 막(28)을 형성하고, 위로부터의 이온주입에 의해서 고농도 N⁺형 층 (23)을 형성한다. P형 불순물을 다량 포함하는 다결정실리콘막(29)을 형성하고, 이 막(29)로부터의 불순물확산에 의해서 고농도 P형 층(27)을 형성한다. 그 후, SiO₂막(30) 및 N형 불순물을 다량 포함하는 다결정실리콘막(31)을 형성한다. 이 막(31)로부터의 불순물 확산에 의해 베이스(25) 및 에미터(26)을 형성한다. 제13도의 트랜지스터는 에미터(26)이 베이스(25)및 고농도 N형 층(23)에 대해서 거의 등거리에 있다는 점에 특징이 있다.

이하, 제13도의 실시예의 제조공정에 대해서 제14(a)도 ∼ 제14(f)도에 따라서 상세하게 설명한다.

먼저, 제14(a)도에 따라서 설명한다.

저농도 P형 기판(21)의 표면상에 통상의 방법에 의해 고농도 N형 층(22)를 형성한다. 이 실시예 6에서는 저항율이 30Ωcm인 P형 실리콘기판을 이용해서 Sb이온의 주입 및 확산을 실행하고, 시트저항 40Ωcm의 N형 층(22)를 형성한다. 또, 통상의 리도그래피기술에 의해 포토레지스트를 마스크로 하여 Sb이온을 주입하고, 제8도에 도시된 종래기술의 예에서와 같이 기판(21)의 표면상에 부분적으로 N⁺형 층(22)를 형성한다. Sb의 이온주입은 질소분위기중에서 1175℃, 60분간 가속에너지레벨 100KeV, 주입량(도즈량) 2×10¹⁵/cm²로 실행하였다. 그후, 에피택셜층(24)를 기판 전면에 성장시킨다. 실시예 6에서는 N^-층(24)를 1㎛두께로 성장시켰다.

다음에, 제14(b)도에 따라서 설명한다.

실리콘기판(21)의 표면을 산화하여 Si₃N₄막(39)가 퇴적되는 얇은 SiO₂막(38)을 형성한다. 실시예 6에서는 SiO₂막(38)과 Si₃N₄막(39)의 두께가 각각 50nm와 120nm이다. 통상의 리도그래피기술에 의해서 Si₃N₄막(39)를 패터닝한다. 그후, Si₃N₄막(39)를 마스크로 사용하여 실리콘기판(21)의 표면을 산화해서 SiO₂막(28)을 형성한다. 실시예 6에서는 막 (29)의 두께는 300nm이었다.

다음에, 제14(c)도에 따라서 설명한다.

Si₃N₄막(39)를 제거한 후 전면에 Si₃N₄막(42)및 SiO₂막(40)을 퇴적시킨다.

실시예 6에서는 Si₃N₄막(42)와 SiO₂막(40)및 각각 120nm와 700nm의 두께로 퇴적시켰다. 포토레지스트막(41)을 마스크로 사용하여 SiO₂막(40)을 등방성 에칭한다. 이때, 포토레지스트막의 패터닝에서는 가능한한 작은 구멍을 형성하고 SiO₂막(40)에 오목형상(반구형)의 구멍을 형성한다. 실시예 6에서는 0.3㎛×0.3㎛의 평면패턴을 이용해서 플루오르화수소산(hydrofluoric acid)에 의해서 SiO₂막(40)을 600nm깊이까지 습식에칭하였다.

다음에, 제14(d)도에 따라서 설명한다.

포토레지스트막(41)을 제거한 후 SiO₂막(40)을 마스크로 사용하여 인(P)을 이온주입한다. 이때, SiO₂막(40)의 단면형상이 불순물 분포패턴으로서 에피택셜층(24)에 전사된다. 이 결과, 패턴의 중앙부에서는 깊고 주변에서는 얕은 N형 층(23)이 형성된다. 실시예 6에서는 가속에너지 500Ke, V주입량 1×10¹⁴cm²의 인이온주입을 실행한다.

다음에, 제14(e)도에 따라서 설명한다.

SiO₂막(40), Si₃N₄막(42) 및 SiO₂막(38)을 제거한 후 전면에 다결정실리콘막(29)를 퇴적시킨다. 그후, 기판으로 붕소이온을 주입해서 다결정실리콘막(29)를 P형의 저저항층으로 한다. 실시예 6에서는 200nm의 다결정실리콘층을 퇴적시키고, 가속에너지 50KeV, 주입량 5×10¹⁵/cm²로 붕소의 이온주입을 실행한다. 또, SiO₂막(30)을 퇴적시킨다. 그후, 열처리에 의해서 다결정실리콘막(29)에서 붕소이온을 확산시켜 P⁺형 층(27)을 형성한다. 실시예 6에서는 960℃, 30분간의 확산처리를 실행하였다.

리도그래피기술에 의해서 트랜지스터의 중앙부만 SiO₂막(30), 다결정신리콘막(29) 및 다결정실리콘(24)를 수직방향으로 이방성에칭한다. 실시예 6에서는 SiO₂막(30)을 300nm의 두께로 퇴적하여 성장시키고, 단결정실리콘막(24)를 150nm의 깊이까지 에칭한다.

다음에, 제14(f)도에 따라서 설명한다.

SiO₂막(43)을 전면에 퇴적시킨다. 그후, 이방성에칭을 실행하여 막(43)의 측벽만을 그대로 남겨둔다. 그후, 다결정실리콘막(31)을 퇴적시킨다. 본 실시예에서는 SiO₂막(43)의 두께는 200nm이고, 다결정실리콘막(31)의 두께도 200nm이다.

그후, 상기 다결정실리콘막(31)에 붕소이온을 주입하고 이 다결정실리콘막(31)에서 붕소이온을 확산시켜 베이스(25)를 형성한다. 또, 상기 다결정실리콘막(31)에 비소이온을 주입하고 상기와 마찬가지로 다결정실리콘막(31)에서 비소이온을 확산시켜 에미터(26)을 형성한다.

실시예 6에서는 가속에너지 30KeV, 주입량 2×10¹⁴/cm²의 붕소이온주입을 실행한 후, 950℃, 20분간의 열처리를 실행한다. 가속에너지 80KeV, 주입량 2×10¹⁶/cm²의 비소이온주입을 실행하고 950℃, 20분간의 열처리를 실행한다.

그 후, 다결정실리콘막(31)을 패터닝하는 것에 의해 제13도의 구조가 형성된다.

제15도는 실시예 6의 트랜지스터 전체의 단면도이다. 제15도에 도시한 바와 같이, 서로 인접하는 트랜지스터의 컬렉터를 분리하기 위해서 절연물로 매립된 깊은 홈(44)를 이용하고 있다. (34),(35),(36)은 각각 베이스전극, 에미터전극 및 컬렉터전극이다.

제16도는 본 발명의 실시예 7를 도시한 단면도이다. 이 구조에 있어서는 에미터(26)을 다결정실리콘의 섬의 각부(모서리)에 형성하고, 컬렉터를 실리콘섬의 중앙(46)에서 인출하고 있다. 이 실시예에서는 컬렉터 및 그의 인출부를 최소로 할 수 있으며 약2배의 고집적화를 도모할 수가 있다.

이상 기술한 바와 같이 본 발명에 의하면, 바이폴라트랜지스터의 전류이득 및 차단주파수는 종래의 트랜지스터에 비해서 2∼3배 향상한다. 이것에 의해, 집적회로의 동작속도를 1.5∼2배로 할 수 있어 대형 계산기 등의 고속화를 도모할 수 있다는 이점이 있다.

이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

Claims (21)

1. 주표면을 갖는 제1 도전형의 반도체기판, 상기 반도체기판의 주표면 영역에 형성되며 또한 상기 제1 도전형과는 반대도전형인 제2 도전형의 제1저저항영역, 상기 반도체기판의 주표면상에 형성된 상기 제2 도전형의 에피택셜층 상기 에피택셜층의 주표면 영역에 형성된 상기 제2 도전형의 제1 영역, 상기 제1 영역 아래에 형성된 상기 제1 도전형의 제2 영역 및 상기 제2 영역 아래에 형성된 상기 제2 도전형의 제3 영역을 포함하고, 상기 제1, 제2 및 제3 영역은 단면에서 보아 상기 제1 영역과 제2 영역과의 경계면 및 상기 제2 영역과 제3 영역과의 경계면이 원호형상을 이루며 실질적으로 동일한 곡률을 갖고 동심원적으로 배열해서 위치되어 있는 것을 특징으로하는 반도체장치.
2. 제1 도전형의 반도체기판, 상기 반도체기판의 표면영역에 형성되며 또한 상기 제1 도전형과는 반대도전형인 제2 도전형의 제1 저저항영역, 상기 반도체기판상에 형성된 상기 제2 도전형의 에피택셜층, 상기 에피택셜층의 표면영역에 형성된 상기 제2 도전형의 제1 영역, 상기 제1 영역 아래에 형성된 상기 제1 도전형의 제2 영역 및 상기 제2 영역 아래에 형성된 상기 제2 도전형의 제3 영역을 포함하고, 상기 제1, 제2 및 제3 영역은 단면에서 보아 상기 제1 영역과 제2 영역과의 경계면 및 상기 제2 영역과 제3 영역과의 경계면이 원호형상을 이루며 실질적으로 동일한 곡률을 갖고 동심원적으로 배열해서 위치되어 있고, 상기 제2 도전형의 상기 제1 저저항영역과 상기 제2 도전형의 상기 제3 영역사이에 상기 제2 도전형의 저저항의 제4 영역이 배치되는 것을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 제1, 제2 및 제3 영역은 각각 바이폴라트랜지스터의 에미터, 베이스 및 컬렉터인 것을 특징으로 하는 반도체 장치.
4. 제1항에 있어서,상기 제1및 제3 도전형은 각각 P형 및 N형인 것을 특징으로 하는 반도체 장치.
5. 제1항에 있어서, 상기 제1 영역과 상기 제2 영역과의 거리는 실질적으로 일정한 것을 특징으로 하는 반도체 장치.
6. 제1항에 있어서, 상기 제1 영역과 상기 제3 영역과의 거리는 실질적으로 일정한 것을 특징으로 하는 반도체 장치.
7. 제1항에 있어서, 상기 제2 영역의 에지부에는 상기 제1 도전형의 제2 저저항영역이 배치되고, 상기 제1 도전형의 상기 제2 저저항영역에는 저저항의 제1 다결정실리콘막이 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
8. 제7항에 있어서, 상기 에피택셜층의 주표면에 있어서의 상기 제1 영역에는 저저항의 제2 다결정실리콘막이 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
9. 제1 도전형의 반도체기판, 상기 반도체기판의 표면영역에 형성되며 또한 상기 제1 도전형과는 반대도전형인 제2 도전형의 제1 저저항영역, 상기 반도체기판상에 형성된 상기 제2 도전형의 에피택셜층, 상기 에피택셜층의 표면영역에 형성된 상기 제2 도전형의 제1 영역, 상기 제1 영역 아래에 형성된 상기 제1 도전형의 제2 영역 및 상기 제2 영역 아래에 형성된 상기 제2 도전형의 제3 영역을 포함하고, 상기 제1, 제2 및 제3 영역은 단면에서 보아 상기 제1 영역과 제2 영역과의 경계면 및 상기 제2 영역과 제3 영역과의 경계면이 원호형상을 이루며 실질적으로 동일한 곡률을 갖고 동심원적으로 배열해서 위치되어 있고, 상기 제2 영역의 에지부에 상기 제1 도전형의 제2 저저항영역이 배치되며, 상기 제1 도전형의 상기 제2 저저항영역에 저저항의 제1 다결정실리콘막이 전기적으로 접속되고, 상기 제1 영역상에 저저항의 제2 다결정실리콘막이 배치되고, 상기 제1 도전형의 상기 제2 저저항영역과 상기 제1 다결정실리콘막의 접촉부의 높이는 상기 제1 영역과 상기 제2다결정실리콘막의 접촉부의 높이보다 높은 것을 특징으로 하는 반도체장치.
10. 제8항에 있어서, 상기 제1 및 제2 다결정실리콘막은 제1 및 제2 분리막에 의해서 서로 분리되어 있는 것을 특징으로 하는 반도체장치.
11. 제1 도전형의 반도체기판, 상기 반도체기판의 표면영역에 형성되며 또한 상기 제1 도전형과는 반대도전형인 제2 도전형의 제1 저저항영역, 상기 반도체기판상에 형성된 상기 제2 도전형의 에피택셜층, 상기 에피택셜층의 표면영역에 형성되어 바이폴라트랜지스터의 에미터로서 작용하는 상기 제2 도전형의 제1 영역, 상기 제1 영역 아래에 형성되어 상기 바이폴라트랜지스터의 베이스로서 작용하는 상기 제1 도전형의 제2 영역 및 상기 제2 영역 아래에 형성되어 상기 바이폴라트랜지스터의 컬렉터로서 작용하는 상기 제2 도전형의 제3 영역을 포함하고, 상기 제1, 제2 및 제3 영역은 단면에서 보아 상기 제1 영역과 제2 영역과의 경계면 및 상기 제2 영역과 제3 영역과의 경계면이 원호형상을 이루며 실질적으로 동일한 곡률을 갖고 동심원적으로 배열해서 위치되어 있고, 상기 컬렉터는 상기 제2 도전형의 상기 제1 저저항영역 및 상기 제2 도전형의 제3 저저항영역을 거쳐서 컬렉터전극에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
12. 제2항에 있어서, 상기 제1, 제2 및 제3 영역은 각각 바이폴라트랜지스터의 에미터, 베이스및 컬렉터인 것을 특징으로 하는 반도체장치.
13. 제2항에 있어서, 상기 제1 및 제2 도전형은 각각 P형 및 N형인 것을 특징으로 하는 반도체 장치.
14. 제1항에 있어서, 상기 제1 영역과 제2 영역간의 접합부와 상기 제2 영역과 상기 제3 영역간의 접합부 거리는 실질적으로 일정한 것을 특징으로 하는 반도체 장치.
15. 제2항에 있어서, 상기 제2 영역의 에지부에는 상기 제1 도전형의 제2 저저항영역이 배치되고, 상기 제1 도전형의 상기 제2 저저항영역에는 저저항의 제1 다결정실리콘막이 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
16. 제15항에 있어서, 상기 제1 영역상에는 저저항의 제2 다결정실리콘막이 배치되는 것을 특징으로 하는 반도체장치.
17. 제16항에 있어서, 상기 제1 도전형의 상기 제2 저저항영역과 상기 제1 다결정실리콘막의 접촉부의 높이는 상기 제1 영역과 상기 제2 다결정실리콘막의 접촉부의 높이보다높은 것을 특징으로 하는 반도체장치.
18. 제17항에 있어서, 상기 제1 및 제2 다결정실리콘막은 제1 및 제2 분리막에 의해서 서로 분리되어 있는 것을 특징으로 하는 반도체장치.
19. 제12항에 있어서, 상기 컬렉터는 상기 제2 도전형의 상기 제1 저저항영역 및 상기 제2 도전형의 제3 저저하영역을 거쳐서 컬렉터 전극에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
20. 제9항에 있어서, 상기 제1 및 제2 다결정실리콘막은 제1 및 제2 분리막에 의해서 서로 분리되어 있는 것을 특징으로 하는 반도체장치.
21. 제1항에 있어서, 상기 에피택셜층의 주표면에 있어서의 상기 제1 영역에는 저저항의 다결정실리콘막이 전기적으로 접속되는 것을 특징으로 하는 반도체장치.