JPH05114736A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH05114736A JPH05114736A JP27583891A JP27583891A JPH05114736A JP H05114736 A JPH05114736 A JP H05114736A JP 27583891 A JP27583891 A JP 27583891A JP 27583891 A JP27583891 A JP 27583891A JP H05114736 A JPH05114736 A JP H05114736A
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- Japan
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- region
- gate
- gate pad
- bipolar transistor
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Abstract
(57)【要約】
【目的】ＩＧＢＴを誘導負荷接続時にオフするときに生
ずる高電圧・大電流のモードが生じた際に、寄生サイリ
スタのラッチアップにより素子が破壊するのを防止す
る。 【構成】低不純物濃度領域のゲートパッド部の下の部分
のみ少数キャリアのライフタイムを短くすることによ
り、その部分に蓄積されたキャリアが隣接するチャネル
形成領域に流入するのを阻止してラッチアップを防止す
る。そのような局部的ライフタイム制御は、電子線ある
いはプロトンの照射により行う。
ずる高電圧・大電流のモードが生じた際に、寄生サイリ
スタのラッチアップにより素子が破壊するのを防止す
る。 【構成】低不純物濃度領域のゲートパッド部の下の部分
のみ少数キャリアのライフタイムを短くすることによ
り、その部分に蓄積されたキャリアが隣接するチャネル
形成領域に流入するのを阻止してラッチアップを防止す
る。そのような局部的ライフタイム制御は、電子線ある
いはプロトンの照射により行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基体上の絶縁し
て設けられたゲートによりその基体中に構成されたバイ
ポーラトランジスタの動作を制御する絶縁ゲート型バイ
ポーラトランジスタ (以下ＩＧＢＴと記す) に関する。
て設けられたゲートによりその基体中に構成されたバイ
ポーラトランジスタの動作を制御する絶縁ゲート型バイ
ポーラトランジスタ (以下ＩＧＢＴと記す) に関する。
【０００２】
【従来の技術】ＩＧＢＴは、バイポーラトランジスタよ
りも入力インピーダンスが高く、ＭＯＳＦＥＴよりもオ
ン抵抗が低い特長があり、大電力のスイッチングに有利
な個別素子として広く認められて種々の用途に採用され
るに至っている。図２は、ＩＧＢＴのゲートを中心にし
たその１構造単位を示すもので、実際には図示の構造を
一次元ないし二次元的に反復した複合構造とされる。Ｉ
ＧＢＴ用のチップないしウエハである半導体基体は、そ
のドレイン領域となる、例えばｐ型の基板１の上に薄い
ｎ型の高不純物濃度領域２と厚いｎ型の低不純物濃度３
をエピタキシャル成長法等により順次重ねて構成され
る。そして、その半導体基体の低不純物濃度領域３の表
面上に酸化膜等のごく薄いゲート絶縁膜６を介して多結
晶シリコン等からなるゲート７を窓部を備えるパターン
で配設し、そのゲート７をマスクとしての窓部からの拡
散によりゲート７の下に周縁部がもぐりこむｐ型のチャ
ネル形成層４を形成し、さらにこのチャネル形成層４の
表面層内にゲート７をマスクの一部としての拡散により
ゲート７の下に周縁部がわずかにもぐりこむ高不純物濃
度のｎ型ソース層５を形成する。次にゲート７を燐シリ
ケートガラス (ＰＳＧ)等の絶縁膜８により覆った上
で、半導体基体の表面側には絶縁膜８の窓内でチャネル
形成層４とソース層５とに共通に導電接触する電極膜９
を、裏面側にはドレイン領域１に導電接触する電極膜10
をそれぞれアルミニウム電極等の金属で形成し、図示の
ように電極膜９からソース端子Ｓ、電極膜10からドレイ
ン端子Ｄをそれぞれ導出し、またゲート７に接続された
ゲートパッドからゲート端子Ｇを導出したものである。
りも入力インピーダンスが高く、ＭＯＳＦＥＴよりもオ
ン抵抗が低い特長があり、大電力のスイッチングに有利
な個別素子として広く認められて種々の用途に採用され
るに至っている。図２は、ＩＧＢＴのゲートを中心にし
たその１構造単位を示すもので、実際には図示の構造を
一次元ないし二次元的に反復した複合構造とされる。Ｉ
ＧＢＴ用のチップないしウエハである半導体基体は、そ
のドレイン領域となる、例えばｐ型の基板１の上に薄い
ｎ型の高不純物濃度領域２と厚いｎ型の低不純物濃度３
をエピタキシャル成長法等により順次重ねて構成され
る。そして、その半導体基体の低不純物濃度領域３の表
面上に酸化膜等のごく薄いゲート絶縁膜６を介して多結
晶シリコン等からなるゲート７を窓部を備えるパターン
で配設し、そのゲート７をマスクとしての窓部からの拡
散によりゲート７の下に周縁部がもぐりこむｐ型のチャ
ネル形成層４を形成し、さらにこのチャネル形成層４の
表面層内にゲート７をマスクの一部としての拡散により
ゲート７の下に周縁部がわずかにもぐりこむ高不純物濃
度のｎ型ソース層５を形成する。次にゲート７を燐シリ
ケートガラス (ＰＳＧ)等の絶縁膜８により覆った上
で、半導体基体の表面側には絶縁膜８の窓内でチャネル
形成層４とソース層５とに共通に導電接触する電極膜９
を、裏面側にはドレイン領域１に導電接触する電極膜10
をそれぞれアルミニウム電極等の金属で形成し、図示の
ように電極膜９からソース端子Ｓ、電極膜10からドレイ
ン端子Ｄをそれぞれ導出し、またゲート７に接続された
ゲートパッドからゲート端子Ｇを導出したものである。
【０００３】図２の構造をもつＩＧＢＴはドレイン端子
Ｄの方に正の電圧を与えた状態で使用され、オフ時には
チャネル形成層４と低不純物濃度領域３のｐｎ接合から
主に後者内に延びる空乏層により電圧が負担される。そ
して、ソース端子Ｓに対して正の制御電圧をゲート端子
Ｇに与えると、ゲート７の下側のｐ型のチャネル形成層
４の表面が反転してｎチャネルが生じ、そのｎチャネル
を通じて電子がｎ型ソース層５からｎ型の低不純物濃度
領域３に注入され、この注入キャリアに基づく伝導度変
調作用によりｎ型の低不純物濃度領域３の導電率が急速
に上昇するので、この領域３をｎ型のベース、チャネル
形成層４をｐ型のコレクタ、ドレイン領域１をｐ型のエ
ミッタとする縦形のｐｎｐバイポーラトランジスタがオ
ンしてドレイン端子Ｄとソース端子Ｓの間が低いオン電
圧で導通する。ゲート端子Ｇに与える電圧をなくすと、
低不純物濃度領域３へのキャリアの注入がなくなるの
で、上述のｐｎｐトランジスタがベース電流を断たれて
オフし、従ってＩＧＢＴは元のオフ状態に戻る。
Ｄの方に正の電圧を与えた状態で使用され、オフ時には
チャネル形成層４と低不純物濃度領域３のｐｎ接合から
主に後者内に延びる空乏層により電圧が負担される。そ
して、ソース端子Ｓに対して正の制御電圧をゲート端子
Ｇに与えると、ゲート７の下側のｐ型のチャネル形成層
４の表面が反転してｎチャネルが生じ、そのｎチャネル
を通じて電子がｎ型ソース層５からｎ型の低不純物濃度
領域３に注入され、この注入キャリアに基づく伝導度変
調作用によりｎ型の低不純物濃度領域３の導電率が急速
に上昇するので、この領域３をｎ型のベース、チャネル
形成層４をｐ型のコレクタ、ドレイン領域１をｐ型のエ
ミッタとする縦形のｐｎｐバイポーラトランジスタがオ
ンしてドレイン端子Ｄとソース端子Ｓの間が低いオン電
圧で導通する。ゲート端子Ｇに与える電圧をなくすと、
低不純物濃度領域３へのキャリアの注入がなくなるの
で、上述のｐｎｐトランジスタがベース電流を断たれて
オフし、従ってＩＧＢＴは元のオフ状態に戻る。
【０００４】
【発明が解決しようとする課題】上述のＩＧＢＴを誘導
負荷接続時にオフすると、電源電圧に近い高電圧と定格
電流以上に流れる大電流領域が同時に加わるモードが生
じる。これによりＩＧＢＴ内のｐ+ ドレイン領域１、ｎ
+ 領域２およびｎ- 領域３、ｐ型チャネル形成層４なら
びにｎ型ソース層５からなる寄生サイリスタのラッチア
ップが生じ、ゲート端子Ｇの電圧で制御できなくなり、
オフ動作時に破壊してしまうという問題がある。
負荷接続時にオフすると、電源電圧に近い高電圧と定格
電流以上に流れる大電流領域が同時に加わるモードが生
じる。これによりＩＧＢＴ内のｐ+ ドレイン領域１、ｎ
+ 領域２およびｎ- 領域３、ｐ型チャネル形成層４なら
びにｎ型ソース層５からなる寄生サイリスタのラッチア
ップが生じ、ゲート端子Ｇの電圧で制御できなくなり、
オフ動作時に破壊してしまうという問題がある。
【０００５】本発明の目的は、このような寄生サイリス
タのラッチアップを阻止してオフ動作時の破壊を防止で
きるＩＧＢＴを提供することにある。
タのラッチアップを阻止してオフ動作時の破壊を防止で
きるＩＧＢＴを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型の第一領域と少なくとも表
面側が低不純物濃度の第二領域である第二導電型の領域
が積重ねられた半導体基体の第二領域の上に絶縁膜を介
してゲートが設けられ、その半導体基体の第二領域の表
面層内に所定の幅の周縁部がゲートの下に位置する第一
導電型の第三領域が選択的に形成され、さらにその第三
領域の表面層内に周縁部がゲートの周縁部の下に位置す
る第二導電型の第四領域が選択的に形成されてなる構造
単位を一つの半導体基体に複数個備え、第一領域からド
レイン端子が、第三領域および第四領域からソース端子
が導出され、ゲートに接続して半導体基体の第二領域露
出面上に設けられたゲートパッドからゲート端子が導出
されるＩＧＢＴにおいて、第二領域のゲートパッドの下
の部分の少数キャリアのライフタイムが他の部分に比し
て短いものとする。そして、第二領域のゲートパッド部
の下の部分の少数キャリアのライフタイムが電子線照射
によりあるいはプロトン照射により短くされたことが有
効である。
めに、本発明は、第一導電型の第一領域と少なくとも表
面側が低不純物濃度の第二領域である第二導電型の領域
が積重ねられた半導体基体の第二領域の上に絶縁膜を介
してゲートが設けられ、その半導体基体の第二領域の表
面層内に所定の幅の周縁部がゲートの下に位置する第一
導電型の第三領域が選択的に形成され、さらにその第三
領域の表面層内に周縁部がゲートの周縁部の下に位置す
る第二導電型の第四領域が選択的に形成されてなる構造
単位を一つの半導体基体に複数個備え、第一領域からド
レイン端子が、第三領域および第四領域からソース端子
が導出され、ゲートに接続して半導体基体の第二領域露
出面上に設けられたゲートパッドからゲート端子が導出
されるＩＧＢＴにおいて、第二領域のゲートパッドの下
の部分の少数キャリアのライフタイムが他の部分に比し
て短いものとする。そして、第二領域のゲートパッド部
の下の部分の少数キャリアのライフタイムが電子線照射
によりあるいはプロトン照射により短くされたことが有
効である。
【０００７】
【作用】ゲートパッド下部の第二領域には第三領域は形
成されておらず、オン時にその部分に蓄積された少数キ
ャリアは、誘導負荷接続のもとでのオフ動作の際、隣接
した第三領域を通ってソース端子へ流れ出る。従って、
この部分の第三領域には、他の第三領域よりも多くのキ
ャリアが集中的に流れ込むことになり、これがラッチア
ップを引き起こす。ゲートパッド下部のライフタイムを
短くすることにより、その隣接した第三領域に集中する
キャリアの量を低減することができ、これによりラッチ
アップが阻止される。また、第二領域の他の部分のライ
フタイムが低下していないので、オン電圧が高くなるこ
とがない。
成されておらず、オン時にその部分に蓄積された少数キ
ャリアは、誘導負荷接続のもとでのオフ動作の際、隣接
した第三領域を通ってソース端子へ流れ出る。従って、
この部分の第三領域には、他の第三領域よりも多くのキ
ャリアが集中的に流れ込むことになり、これがラッチア
ップを引き起こす。ゲートパッド下部のライフタイムを
短くすることにより、その隣接した第三領域に集中する
キャリアの量を低減することができ、これによりラッチ
アップが阻止される。また、第二領域の他の部分のライ
フタイムが低下していないので、オン電圧が高くなるこ
とがない。
【０００８】
【実施例】以下図２と共通の部分に同一の符号を付した
図を引用して本発明の実施例について説明する。
図を引用して本発明の実施例について説明する。
【０００９】図１は本発明の一実施例のＩＧＢＴのゲー
トパッド部を含む部分の断面図である。このＩＧＢＴは
次のようにして製造した。まず、ｐ+基板１ (第一領域)
の表面にエピタキシャル成長法でｎ+ 層２、ｎ- 層３
(第二領域) を積層した。次に初期酸化膜11、ゲート酸
化膜６を形成した後にゲート電極７を形成し、同一マス
クを用いてｐ+ チャネル形成層４ (第三領域) のイオン
注入を行った。そして熱拡散によりｐ+ 層４を形成した
後、ゲート電極７をマスクとしてｎ+ 層５ (第四領域)
をイオン注入法と熱拡散法により形成した。つづいて、
絶縁膜８を形成し、その後絶縁膜８の表面にソース電極
９を形成した。最後に裏面側にドレイン電極10を形成し
た。また、本発明によりゲートパッド部12の下のシリコ
ン基体の部分にのみライフタイム制御を行うため、厚さ
２mmのアルミニウム板をマスクとして電子線照射を行
い、照射後330 ℃、２時間熱処理を施した。なお、本実
施例のＩＧＢＴの定格は600 Ｖ／100 Ａであり、ｐ+ 基
板１は厚さ450 μｍ、抵抗率0.02Ω・cm、ｎ+ 層２は厚
さ７μｍ、抵抗率0.01Ω・cm、ｎ- 層３は厚さ50μｍ、
抵抗率200 Ω・cmとした。
トパッド部を含む部分の断面図である。このＩＧＢＴは
次のようにして製造した。まず、ｐ+基板１ (第一領域)
の表面にエピタキシャル成長法でｎ+ 層２、ｎ- 層３
(第二領域) を積層した。次に初期酸化膜11、ゲート酸
化膜６を形成した後にゲート電極７を形成し、同一マス
クを用いてｐ+ チャネル形成層４ (第三領域) のイオン
注入を行った。そして熱拡散によりｐ+ 層４を形成した
後、ゲート電極７をマスクとしてｎ+ 層５ (第四領域)
をイオン注入法と熱拡散法により形成した。つづいて、
絶縁膜８を形成し、その後絶縁膜８の表面にソース電極
９を形成した。最後に裏面側にドレイン電極10を形成し
た。また、本発明によりゲートパッド部12の下のシリコ
ン基体の部分にのみライフタイム制御を行うため、厚さ
２mmのアルミニウム板をマスクとして電子線照射を行
い、照射後330 ℃、２時間熱処理を施した。なお、本実
施例のＩＧＢＴの定格は600 Ｖ／100 Ａであり、ｐ+ 基
板１は厚さ450 μｍ、抵抗率0.02Ω・cm、ｎ+ 層２は厚
さ７μｍ、抵抗率0.01Ω・cm、ｎ- 層３は厚さ50μｍ、
抵抗率200 Ω・cmとした。
【００１０】図３は、上記の実施例のＩＧＢＴ (線31)
のほか、比較のためシリコン基体全体にわたって電子線
照射 (線32) をしたものおよび全く電子線照射をしてい
ないもの (線33) の125 ℃における誘導負荷破壊試験の
結果である。電子線を全く照射していないものは、定格
電流の1.３倍程度の電流を流すと破壊してしまうが、他
の２種のＩＧＢＴでは定格の３倍以上の電流を流しても
破壊しない。インバータ回路にＩＧＢＴをスイッチング
素子として適用する場合、定格の２倍の電流をオフする
こともあるので、少なくとも定格の２倍以下の電流で破
壊しては実用できない。
のほか、比較のためシリコン基体全体にわたって電子線
照射 (線32) をしたものおよび全く電子線照射をしてい
ないもの (線33) の125 ℃における誘導負荷破壊試験の
結果である。電子線を全く照射していないものは、定格
電流の1.３倍程度の電流を流すと破壊してしまうが、他
の２種のＩＧＢＴでは定格の３倍以上の電流を流しても
破壊しない。インバータ回路にＩＧＢＴをスイッチング
素子として適用する場合、定格の２倍の電流をオフする
こともあるので、少なくとも定格の２倍以下の電流で破
壊しては実用できない。
【００１１】図４はゲートパッド部の下にのみ電子線を
照射したもの (点41) と、素子全体にわたって照射した
もの (点42) のオン電圧とターンオフ損失の特性を示し
たものである。ターンオフ損失は同じであるが素子全体
にわたって照射したものはオン電圧が5.０Ｖと非常に大
きくなってしまう。このことから、ゲートパッド部12の
下部のみに電子線照射したＩＧＢＴでは、オン電圧を高
くすることなしに破壊耐量を向上させることができたこ
とがわかる。
照射したもの (点41) と、素子全体にわたって照射した
もの (点42) のオン電圧とターンオフ損失の特性を示し
たものである。ターンオフ損失は同じであるが素子全体
にわたって照射したものはオン電圧が5.０Ｖと非常に大
きくなってしまう。このことから、ゲートパッド部12の
下部のみに電子線照射したＩＧＢＴでは、オン電圧を高
くすることなしに破壊耐量を向上させることができたこ
とがわかる。
【００１２】図５は、ライフタイム制御にプロトンを使
用した場合の誘導負荷接続時の破壊試験の結果で、線51
はゲートパッド部下部のみにプロトン照射をしたもの、
線52は全面にプロトン照射したもの、線53はプロトン照
射をしなかったものである。また図６は、ゲートパッド
部下部のみにプロトンを照射したＩＧＢＴ (点61) と素
子全体にわたって照射したＩＧＢＴ (点62) のオン電圧
とターンオフ損失の特性である。これらより、電子線照
射の場合と同様ゲートパッド部のみにプロトンを照射し
たＩＧＢＴはオン電圧を高くすることなく素子破壊耐量
を向上できたたことがわかる。
用した場合の誘導負荷接続時の破壊試験の結果で、線51
はゲートパッド部下部のみにプロトン照射をしたもの、
線52は全面にプロトン照射したもの、線53はプロトン照
射をしなかったものである。また図６は、ゲートパッド
部下部のみにプロトンを照射したＩＧＢＴ (点61) と素
子全体にわたって照射したＩＧＢＴ (点62) のオン電圧
とターンオフ損失の特性である。これらより、電子線照
射の場合と同様ゲートパッド部のみにプロトンを照射し
たＩＧＢＴはオン電圧を高くすることなく素子破壊耐量
を向上できたたことがわかる。
【００１３】
【発明の効果】本発明によれば、少数キャリアの蓄積さ
れる低不純物濃度領域のゲートパッド部の下にある部分
のみ局部的な電子線あるいはプロトンの照射により少数
キャリアライフタイムを短くすることにより、ターンオ
フ時にチャネル形成領域に流れ込むキャリアの量を減ら
すことができた。その結果ラッチアップが阻止され、ま
たオン電圧を高くすることなしに誘導負荷接続時の素子
破壊耐量の大きいＩＧＢＴが得られる。
れる低不純物濃度領域のゲートパッド部の下にある部分
のみ局部的な電子線あるいはプロトンの照射により少数
キャリアライフタイムを短くすることにより、ターンオ
フ時にチャネル形成領域に流れ込むキャリアの量を減ら
すことができた。その結果ラッチアップが阻止され、ま
たオン電圧を高くすることなしに誘導負荷接続時の素子
破壊耐量の大きいＩＧＢＴが得られる。
【図１】本発明の一実施例のＩＧＢＴのゲートパッド部
を含む断面図
を含む断面図
【図２】ＩＧＢＴの構造を示す断面図
【図３】本発明による局部的電子線照射の効果を示す破
壊耐量試験時のドレイン電流・ドレイン電圧線図
壊耐量試験時のドレイン電流・ドレイン電圧線図
【図４】本発明による局部的電子線照射の効果を示すオ
ン電圧・ターンオフ損失特性線図
ン電圧・ターンオフ損失特性線図
【図５】本発明による局部的プロトン照射の効果を示す
破壊耐量試験時のドレイン電流・ドレイン電圧線図
破壊耐量試験時のドレイン電流・ドレイン電圧線図
【図６】本発明による局部的プロトン照射の効果を示す
オン電圧・ターンオフ損失特性線図
オン電圧・ターンオフ損失特性線図
１ ｐ+ 基板 ２ ｎ+ 層 ３ ｎ- 層 ４ チャネル形成層 ５ ソース層 ６ ゲート酸化膜 ７ ゲート ９ ソース電極 １０ ドレイン電極 １２ ゲートパッド部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73
Claims (3)
- 【請求項１】第一導電型の第一領域と少なくとも表面側
が低不純物濃度の第二領域である第二導電型の領域が積
重ねられた半導体基体の第二領域の上に絶縁膜を介して
ゲートが設けられ、その半導体基体の第二領域の表面層
内に所定の幅の周縁部がゲートの下に位置する第一導電
型の第三領域が選択的に形成され、さらにその第三領域
の表面層内に周縁部がゲートの周縁部の下に位置する第
二導電型の第四領域が選択的に形成されてなる構造単位
を一つの半導体基体に複数個備え、第一領域からドレイ
ン端子が、第三領域および第四領域からソース端子が導
出され、ゲートに接続して半導体基体の第二領域露出面
上に設けられたゲートパッドからゲート端子が導出され
るものにおいて、第二領域のゲートパッドの下の部分の
少数キャリアのライフタイムが他の部分に比して短いこ
とを特徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】第二領域のゲートパッド部の下の部分の少
数キャリアのライフタイムが電子線照射により短くされ
た請求項１記載の絶縁ゲート型バイポーラトランジス
タ。 - 【請求項３】第二領域のゲートパッド部の下の部分の少
数キャリアのライフタイムがプロトン照射により短くさ
れた請求項１記載の絶縁ゲート型バイポーラトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27583891A JPH05114736A (ja) | 1991-10-24 | 1991-10-24 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27583891A JPH05114736A (ja) | 1991-10-24 | 1991-10-24 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114736A true JPH05114736A (ja) | 1993-05-07 |
Family
ID=17561138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27583891A Pending JPH05114736A (ja) | 1991-10-24 | 1991-10-24 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134714A (ja) * | 2005-11-09 | 2007-05-31 | Infineon Technologies Ag | 高い強度をもつパワーｉｇｂｔ |
| JP2009194330A (ja) * | 2008-02-18 | 2009-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-10-24 JP JP27583891A patent/JPH05114736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134714A (ja) * | 2005-11-09 | 2007-05-31 | Infineon Technologies Ag | 高い強度をもつパワーｉｇｂｔ |
| JP2009194330A (ja) * | 2008-02-18 | 2009-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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