JPH09199713A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 十分小さいターンオフ損失を有するととも
に、各不純物領域形成時の熱処理の影響を受けにくい半
導体装置を提供する。 【解決手段】 ｎ^- 領域１のコレクタ面側にはｎ型バッ
ファ領域２を介在してｐ型コレクタ領域３が形成されて
いる。このｐ型コレクタ領域３は、ｐ型不純物領域３ａ
とｐ⁺ 不純物領域３ｂとの混在構造を有している。ｐ型
不純物領域３ａとｐ⁺ 不純物領域３ｂとｎ型バッファ領
域２とのコレクタ面における不純物濃度が所定の関係を
有しており、かつｐ型不純物領域３ａのコレクタ面から
の拡散深さが２．０μｍ以上である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、より具体的には、高電圧インバータなどに使用され
る高耐圧半導体装置の構造に関するものである。

【０００２】

【従来の技術】高電圧のインバータなどで高速、低オン
電圧の高耐圧半導体素子が求められている。数千Ｖ級の
領域では従来、ＧＴＯ（Gate Turn-Off ）サイリスタ素
子が使用されてきたが、高速化の可能なＩＧＢＴ（Insu
lated Gate Bipolar Transistor ）の高耐圧化が検討さ
れるようになった。

【０００３】図１２は、従来検討されてきた高耐圧ＩＧ
ＢＴの１セルの構成を示す概略断面図である。図１２を
参照して、従来の高耐圧ＩＧＢＴは、ｎ^- 領域（基板）
１と、ｎ型バッファ領域２と、ｐ⁺ コレクタ領域１０３
と、ｐ型ウェル領域４と、ｎ ⁺ エミッタ領域５と、ゲー
ト絶縁層６と、ゲート電極層７と、コレクタ（アノー
ド）電極９と、エミッタ（カソード）電極１０とを有し
ている。

【０００４】ここで、ｎ^- 基板１のコレクタ電極９が接
している面をコレクタ面と呼び、エミッタ電極１０が接
している面をエミッタ面と呼ぶこととする。

【０００５】ｎ^- 領域１のエミッタ面には、選択的にｐ
型ウェル領域４が形成されている。このｐ型ウェル領域
４内の表面にはｎ⁺ エミッタ領域５が形成されている。
ゲート電極層７は、ｎ^- 領域１とｎ⁺ エミッタ領域５と
に挟まれるｐ型ウェル領域４の表面領域をチャネル領域
とし、そのチャネル領域上にゲート絶縁層を介在して形
成されている。カソード電極１０は、ｐ型ウェル領域４
とｎ⁺ エミッタ領域５とに接するように形成されてい
る。

【０００６】なお、カソード電極１０とゲート電極層７
とは、ゲート電極層７を覆う絶縁層８によって絶縁され
ている。

【０００７】ｎ^- 領域１のコレクタ面には、ｐ⁺ コレク
タ領域１０３が形成されている。ｐ ⁺ コレクタ領域１０
３とｎ^- 領域１との間には、ｎ型バッファ領域２が形成
されている。アノード電極１０３は、ｐ⁺ コレクタ領域
１０３に接するように形成されている。

【０００８】このＩＧＢＴのカソード（エミッタ）側の
ゲート電極、エミッタなどの構造は、耐圧が１０００Ｖ
以下のＩＧＢＴの構造とほぼ同様である。また高耐圧化
のため低不純物濃度で厚いｎ^- 基板１を使用し、かつｐ
ｉｎ構造として低損失化を図るためアノード（コレク
タ）側にはｎ型バッファ領域２とｐ⁺ コレクタ領域１０
３とを拡散して構成するのが一般的に行なわれている。

【０００９】この従来例では、特に高電圧動作の安定化
を狙って、ｐ⁺ コレクタ領域１０３を一部形成しない部
分を設けて、アノード電極９とｎ型バッファ領域２とを
ｎ型半導体領域２ａで短絡した、いわゆるコレクタショ
ート構造が用いられている。

【００１０】このような構造を持った飽和電圧３．２５
ＶのＩＧＢＴ素子のダイオードクランプされた誘導性負
荷ターンオフ動作波形の一例を図１３に示す。図１３を
参照して、コレクタ電流（Ｉｃ）波形で、時間ｔ＝５μ
ｓ〜１４μｓの間に大きなテール電流が見られるととも
に、コレクタ電圧（Ｖ_CE）が立上がり始めてからコレク
タ電流Ｉ_C が減少し始めるまでの時間が長い。つまり、
このコレクタショート構造では、ターンオフ時の電力損
失であるターンオフ損失が大きいという問題点があっ
た。

【００１１】また、図１２に示すコレクタショート構造
では、ターンオン時に電子がｎ型半導体領域２ａを通っ
てコレクタ電極９に抜けてしまう。このため、ｎ型バッ
ファ領域２とｐ⁺ コレクタ領域１０３との接合電位を超
える大きさの電圧降下が生じにくい。

【００１２】具体的には、このコレクタショート構造で
は、ショート部２ａの抵抗Ｒ１に流れる電流による電圧
降下と、ｎ型バッファ領域２の横方向抵抗Ｒ２に流れる
横方向電流による電圧降下との和が、約０．７Ｖを超え
るまではｐ⁺ コレクタ領域１０３とｎ型バッファ領域２
との接合にとって十分な順バイアス条件とならない。こ
のため、抵抗Ｒ１，Ｒ２が小さいと、ｐ⁺ コレクタ領域
１０３からのｎ^- 領域１へのホールの注入がほとんど起
こらず、この素子は、高いオン抵抗を持ったＭＯＳＦＥ
Ｔ（Metal Oxide Semiconductor Field Effect Transis
tor ）のような動作をする。したがって、１Ａ／ｃｍ²
程度の低い電流密度でもＩＧＢＴとして低いオン電圧を
得るためには、抵抗Ｒ１、Ｒ２を十分大きくする必要が
ある。

【００１３】ところが通常のｐ⁺ コレクタ領域１０３と
ｎ型バッファ領域２の構成では、Ｒ２＞＞Ｒ１となる。
このため、抵抗Ｒ２を実用的な値とするには、図１４に
示すようにショート部２ａの間隔Ｌを数百μｍ程度と極
めて広くする必要がある。

【００１４】このショート間隔Ｌは、ＩＧＢＴのセルサ
イズが数十μｍ程度（トレンチ形ＩＧＢＴでは数μｍ程
度）であるのに比べ非常に広くなる。このため、ｐ⁺ コ
レクタ領域１０３からｎ型バッファ領域２へのホール注
入は、ＩＧＢＴ素子内でショート部２ａから遠い位置に
あるＩＧＢＴのセルでは多く、ショート部２ａから近い
位置にあるＩＧＢＴのセルでは少なくなる。したがっ
て、チップ内の各ＩＧＢＴセルにおいて大きな動作の不
均一が発生するという問題点があった。

【００１５】また、大電流動作時には、ｐ⁺ コレクタ領
域１０３とｎ型バッファ領域２との間の電圧降下が０．
８Ｖ程度にクランプされる。このため、図１２に示すシ
ョート部２ａの抵抗Ｒ１に流れる電流は、０．８／Ｒ１
となり、ほとんどコレクタ電流密度に依存しなくなる。
したがって、コレクタ電流密度が高い場合には、ショー
ト部２ａを流れる電流のコレクタ電流密度に対する割合
が小さくなるため、ショート部２ａの効果がどんどん低
下し、ほとんどショートなしのものと同様な大量のホー
ルをｎ^- 領域１に注入するようになる。図１３のコレク
タ電流波形で大きなテール電流が観測されるのは、この
ように大量に注入されたホールをターンオフ時に引抜く
のに時間がかかるためである。

【００１６】また一般的にインバータ応用では、図１５
に示すような回路が使用される。図１５を参照して、こ
の回路はＩＧＢＴよりなる主スイッチＳ１、Ｓ２に逆並
列に高速ダイオードＤ１、Ｄ２を接続して、誘導性負荷
Ｌに流れる電流を電源Ｐ１、Ｐ２に還流させる回路であ
る。この回路では、ダイオードに還流する際に発生する
ダイオードの順電圧降下（過渡的なものも含めて）によ
り、主スイッチをなすＩＧＢＴが逆バイアスされる場合
が生じる。

【００１７】具体的には、図１５においてスイッチＳ１
をオン状態にすると、実線の矢印で示すように回路内に
電流が流れる。この状態からスイッチＳ１をオフする
と、誘導性負荷Ｌに実線の矢印方向に電流が流れ続けよ
うとする。その結果、点線の矢印で示すように電流が流
れようとするため、スイッチＳ２のＩＧＢＴに逆電圧が
印加される。

【００１８】図１２に示すコレクタショート構造のＩＧ
ＢＴに逆電圧が印加された場合、エミッタ電極１０に正
電圧が、かつコレクタ電極９に負電圧が印加される。こ
のため、ｐ型ウェル領域４とｎ^- 領域１との接合部が順
バイアスとなり、ｎ^- 領域１にｐ型ウェル領域４からホ
ールが注入されることになる。このホールが再結合で消
滅する前にＩＧＢＴに印加される電圧が逆転すると、こ
のＩＧＢＴは導通状態となってしまう。このようにｎ^-
領域１への不要なホールの注入が、ＩＧＢＴの誤動作を
引起こすという問題点があった。

【００１９】これらのコレクタショート構造の問題を解
決可能なＩＧＢＴのコレクタ側の構造が、特開平４−３
０４７６号公報に開示されている。

【００２０】図１６は、上記公報に開示されたＩＧＢＴ
のコレクタ側の構造を示す概略断面図である。図１６を
参照して、この構造ではコレクタショート構造は採用さ
れておらず、かつコレクタ領域２０３がｐ⁺ エミッタア
イランド２０３ａとｐ型エミッタ２０３ｂとの混在構造
よりなっている。

【００２１】なお、これ以外の構造については、図１２
に示す従来のＩＧＢＴの構成とほぼ同様であるため、同
一の部材については同一の符号を付し、その説明を省略
する。

【００２２】

【発明が解決しようとする課題】しかしながら、図１６
に示す構造においても、以下の問題点があった。

【００２３】この図１６に示す構造では、まだターンオ
フ損失が大きく、不十分な場合があり、この点において
改善の余地があった。

【００２４】またこの公報では、ｐ型コレクタ領域２０
３ｂのコレクタ面からの拡散深さが１．２μｍ程度と極
端に浅い。通常、このコレクタ面側は、ダイボンドなど
の組立工程において、リードフレームなどに固定される
面である。このためｐ型コレクタ領域２０３ｂの拡散深
さが浅いと、この固定時などにおいて、コレクタ面近傍
に各種のストレスの影響が現れやすい。

【００２５】また、ｐ型コレクタ領域２０３ｂのコレク
タ面からの拡散深さを１．２μｍと極端に浅く形成する
には、ｐ型コレクタ領域２０３ｂ形成後の熱処理を考慮
しなければならない。たとえば、ｐ型コレクタ領域２０
３ｂを形成した後に、ｎ⁺ エミッタ領域５中の熱処理に
より、ｐ型コレクタ領域２０３ｂの拡散深さが１．２μ
ｍより大きくならないようにしなければならない。この
ように、ウェハプロセスにおける各不純物領域形成のた
めの熱処理条件との競合を考慮しなければならないとい
う製造上の問題点があった。

【００２６】それゆえ本発明の１の目的は、十分に小さ
いターンオフ損失を有する半導体装置を提供することと
である。

【００２７】また、本発明の他の目的は、各不純物領域
形成時の熱処理の影響を受けにくい半導体装置を提供す
ることである。

【００２８】

【課題を解決するための手段】本発明の半導体装置は、
真正もしくは第１導電型の半導体基板を挟んで両主面の
間で主電流が流れる半導体装置であって、第２導電型の
第１不純物領域と、第１導電型の第２不純物領域と、ゲ
ート電極層と、第２導電型の第３不純物領域と、第１導
電型の第４不純物領域とを備えている。第１不純物領域
は、半導体基板の第１主面に選択的に形成されている。
第２不純物領域は、第１不純物領域内の第１主面に選択
的に形成されている。ゲート電極層は、半導体基板の領
域と第２不純物領域とに挟まれる第１不純物領域をチャ
ネル領域として、そのチャネル領域にゲート絶縁層を介
在して対向するように形成されている。第３不純物領域
は、第２主面に形成されている。第４不純物領域は、第
３不純物領域と半導体基板の領域との間に位置し、半導
体基板より高い不純物濃度を有している。第３不純物領
域は、第２主面において第１の不純物濃度を有する第５
不純物領域と、第２主面において第１の不純物濃度より
高い第２の不純物濃度を有する第６不純物領域とを有し
ている。第５不純物領域の第１の不純物濃度をＣ_S(p)、
前記第６不純物領域の前記第２の不純物濃度を
Ｃ_S(p+) 、前記第４不純物領域の前記第２主面における
不純物濃度をＣ_S(nbuf) としたとき、

【００２９】

【数３】

【００３０】の関係を満たしている。第５不純物領域の
第４不純物領域に対する第２主面からの拡散深さは２．
０μｍ以上である。

【００３１】本発明の半導体装置では、バッファ領域と
なる第４不純物領域とコレクタ領域を構成する第５およ
び第６不純物領域との各不純物濃度が所定の関係を満た
すように設定されている。このため、十分に低いターン
オフ損失を得ることができる。

【００３２】また、コレクタ領域を構成する第６不純物
領域の拡散深さを所定深さ以上としたため、ダイボンド
などの組立工程において、第６不純物領域と第４不純物
領域との接合部に各種ストレスの影響が生じにくくな
る。また第６不純物領域の拡散深さは所定深さ以上であ
ればよいため、ウェハプロセスにおいて他の不純物拡散
領域形成時の熱処理をそれほど厳密に考慮する必要もな
い。

【００３３】上記局面において好ましくは、第５不純物
領域の第１の不純物濃度Ｃ_S(p)と第４不純物領域の前記
第２主面における不純物濃度Ｃ_S(nbuf) とが、

【００３４】

【数４】

【００３５】の関係を満たしている。このようにコレク
タ領域を構成する第５不純物領域とバッファ領域をなす
第４不純物領域との不純物濃度が所定の関係を有するよ
うに設定されているため、低いオン電圧を得ることがで
きる。

【００３６】上記局面において好ましくは、第４不純物
領域の第２主面における不純物濃度Ｃ_S(nbuf) は、半導
体基板の不純物濃度の１０００倍以上である。

【００３７】これにより、高電圧動作時における安定し
た動作を得ることができる。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００３９】図１は、本発明の一実施の形態における半
導体装置の構成を概略的に示す１セル分の概略断面図で
ある。本実施の形態のＩＧＢＴ素子は、図１２に示した
従来の構成と比較して、特にｐ型コレクタ３の構成にお
いて異なる。

【００４０】ｐ型コレクタ領域３は、ｐ型不純物領域３
ａと、ｐ⁺ 不純物領域３ｂとを有している。ｐ型不純物
領域３ａのコレクタ面における不純物濃度Ｃ_S(p)は、ｐ
⁺ 不純物領域３ｂのコレクタ面における不純物濃度Ｃ
_S(p+) より低い。またｐ型不純物領域３ａのコレクタ面
からの拡散深さは、ｐ⁺ 不純物領域３ｂのコレクタ面か
らの拡散深さよりも小さく、かつ２．０μｍ以上であ
る。

【００４１】ｎ型バッファ領域２のコレクタ面における
不純物濃度をＣ_S(nbuf) としたとき、各不純物濃度Ｃ
_S(p)、Ｃ_S(p+) およびＣ_S(nbuf) は、

【００４２】

【数５】

【００４３】の関係を満たすように各々設定されてい
る。また、ｎ型バッファ領域２のコレクタ面における不
純物濃度Ｃ_S(nbuf) は、ｎ ^- 領域１の不純物濃度の１０
００倍以上の濃度を有している。

【００４４】なお、これ以外の構成については、図１２
に示す従来の構成とほぼ同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。

【００４５】次に、本実施の形態の半導体装置における
ｎ^- 領域１と、ｎ型バッファ領域２と、ｐ型コレクタ領
域３との形成方法について簡単に説明する。

【００４６】図１を参照して、まずたとえばＦＺ法によ
り高抵抗率を有するｎ^- シリコン基板１が形成される。
このｎ^- シリコン基板１のコレクタ面側の表面に、たと
えば拡散係数の大きいリン（Ｐ）がイオン注入された
後、高温で長時間の熱拡散を行なって、ｎ型バッファ領
域２が形成される。

【００４７】このｎ型バッファ領域２のコレクタ面に、
たとえば所定量の硼素（Ｂ）が全面にイオン注入され
る。これにより、ｐ型不純物領域３ａがｎ型バッファ領
域２よりも浅く形成される。さらに、コレクタ面上に所
望の形状を有するレジストパターンが形成され、そのレ
ジスタパターンをマスクとして選択的にさらに硼素が注
入されて、熱拡散される。これにより、所望の位置に選
択的にｐ⁺ 不純物領域３ｂがｐ型不純物領域３ａより深
く、かつｎ型バッファ領域２より浅く形成される。

【００４８】次に、本実施の形態の半導体装置における
主電流導通状態と主電流遮断状態との制御方法について
説明する。

【００４９】主電流導通状態（オン状態）は、エミッタ
電極１０−コレクタ電極９間に順バイアス、すなわちコ
レクタ電極９に正（＋）電圧が、エミッタ電極１０に負
（−）電圧が印加された状態で、ゲート電極層７に正
（＋）電圧を印加することで実現する。

【００５０】まず、素子がオフ状態からオン状態へ移行
するターンオン過程について以下に説明する。

【００５１】ゲート電極層７に正（＋）電圧を印加する
と、ゲート絶縁層６近傍のｐ型ウェル領域４にｎ型反転
した電子濃度の非常に高いｎチャネル（反転ｎ領域）が
生成する。電流担体（以下、キャリアと呼ぶ）の１つで
ある電子が、ｎ⁺ エミッタ領域５からこのｎチャネルを
通してｎ^- 領域１中に注入され、正（＋）電圧が印加さ
れているｐ型コレクタ領域３に向かって流れていく。こ
の電子がｐ型コレクタ領域３に到達すると、ｐ型コレク
タ領域３からもう１つの電流キャリアであるホールが、
ｎ^- 領域１中に注入され、負（−）電圧が印加されてい
るｎ⁺ エミッタ領域５に向かって流れていき、前述のｎ
チャネルがｎ^- 領域１と接しているところまで到達す
る。

【００５２】その後、コレクタ電極９とエミッタ電極１
０とから、両電極間に印加されている電位差に応じて、
十分なキャリアがｎ^- 領域１中に半導体基板濃度より２
ないし３桁多く蓄積される。これにより、電子−正孔対
による導電率変調と呼ばれる低抵抗状態が出現し、ター
ンオンが完了する。

【００５３】このターンオン完了後の定常状態をオン状
態という。主電流遮断状態（オフ状態）は、コレクタ電
極９−エミッタ電極１０間に順バイアスが印加されたま
まの状態でも、ゲート電極層７に負（−）電圧を印加す
ることで実現する。

【００５４】次に、素子がオン状態からオフ状態へ移行
するターンオフ過程について説明する。

【００５５】ゲート電極層７に負（−）電圧を印加する
と、ゲート電極層７の近傍に形成されていたｎチャネル
（反転ｎ領域）が消失し、ｎ⁺ エミッタ領域５からｎ^-
領域１中への電子供給が止まる。

【００５６】さらに、電子密度の減少に伴い、ｎ^- 領域
１中に注入されていた電子濃度が、ｎ⁺ エミッタ領域５
近傍から徐々に減少し始める。電荷中性条件を保つため
に、ｎ^- 領域１中に注入されていたホールも減少し始
め、ｐ型ウェル領域４とｎ^- 領域１とが逆バイアスされ
る。このため、ｐ型ウェル領域４とｎ^- 領域１との界面
で空乏層が広がり始め、両電極間のオフ状態での印加電
圧に応じた厚みに到る。

【００５７】さらに、前述の空乏化領域の外（ｐ型コレ
クタ領域３寄り）の、両キャリアが残っている電気的に
中性の領域のホールが、空乏化領域を通過し、ｐ型ウェ
ル領域４を通ってエミッタ電極１０へ抜けきり、キャリ
アがすべて消滅し、ターンオフが完了する。

【００５８】このターンオフ完了後の定常状態をオフ状
態という。次に、図１のＩＧＢＴで、飽和電圧が３Ｖ程
度となるようにｐ型領域の濃度を設定した場合におけ
る、ｎ型バッファ領域２およびｐ型コレクタ領域３付近
でのオン状態における電子電流密度の分布のようすを計
算した結果を図２に示す。

【００５９】この図２においては、図１の図中横方向寸
法をＸとし、図中縦方向の寸法をＹとしたときの電子電
流密度Ｊを示している。

【００６０】図２を参照して、ｎ型バッファ領域２内の
電子電流密度は約７０Ａ／ｃｍ² であり、全体の電流密
度の約７０％を占めている。この電流は、ｐ型不純物領
域では約１３０Ａ／ｃｍ² と増大し、その反面、ｐ⁺ 不
純物領域３ｂでは約３０Ａ／ｃｍ² しか流れていない。
つまり、ｎ型バッファ領域２内に多量にある電子は、比
較的低濃度であるｐ型不純物領域３ａを通じてコレクタ
電極９に流れ出してしまい、比較的高濃度のｐ⁺ 不純物
領域３ｂには少ししか流れ込まない。このため、ｐ⁺ 不
純物領域３ｂに流れ込む電子を補償する形でｐ⁺ 不純物
領域３ｂからｎ型バッファ領域２内へ流れ込むホールの
量も減少してホールの注入量が制限される。

【００６１】なお、ｐ型不純物領域３ａからｎ型バッフ
ァ領域２へのホールの注入は、ｐ型不純物領域３ａの不
純物濃度が低いため極めて少ない。

【００６２】また、ｐ型不純物領域３ａを通じて流れる
電子電流によって、ｎ型バッファ領域２とコレクタ電極
９との間の電位差が低くなる。このため、ｎ型バッファ
領域２とｐ⁺ 不純物領域３ｂとの間の接合電位を超える
大きさの電圧降下となりにくく、これによってもｐ⁺ 不
純物領域３ｂからｎ型バッファ領域２へのホールの注入
量が減少する。

【００６３】またｐ型不純物領域３ａ、ｐ⁺ 不純物領域
３ｂおよびｎ型バッファ領域２の各不純物濃度の比率に
よって、ｎ^- 領域１に対するホール注入量の制御レベル
は変化する。

【００６４】図３は、ｐ型不純物領域３ａのコレクタ面
での不純物濃度を変化させてＩＧＢＴ素子を構成した場
合のオン状態特性を計算した結果を示すグラフである。

【００６５】ここで、コレクタ面での不純物濃度とコレ
クタ面からの接合深さとを、ｎ型バッファ領域２では１
×１０¹⁸ｃｍ^-3、３０μｍとし、ｐ⁺ 不純物領域３ｂで
は５×１０¹⁸ｃｍ^-3、１０μｍとした。またｐ型不純物
領域３ａには、ｐ⁺ 不純物領域３ｂと同一の熱処理を行
なうものとし、かつｐ型不純物領域３ａのコレクタ面で
の不純物濃度を２×１０¹⁸〜５×１０¹⁸ｃｍ^-3の範囲で
変化させた。この場合、ｐ型不純物領域３ａのｎバッフ
ァ領域２に対する接合深さは２．５〜３．８μｍ程度で
あった。

【００６６】図３を参照して、ｐ型不純物領域３ａのコ
レクタ面における不純物濃度Ｃ_S(p)を下げることによ
り、コレクタ電流密度Ｉｃが一定の場合、飽和電圧が大
幅に増加することがわかる。具体的には、コレクタ電流
密度Ｉｃが１００Ａ／ｃｍ² のときは、飽和電圧が約２
Ｖから６Ｖ以上まで大幅に変わる。

【００６７】図４は、以上のようにしてホールの注入量
を制御して飽和電圧が３．１３Ｖとなった本実施の形態
のＩＧＢＴ素子のダイオードクランプされた誘導性負荷
ターンオフ動作波形の一例を示すグラフである。図４よ
り、図１２に示す従来のコレクタショート構造のものに
比べて、本実施の形態のＩＧＢＴ素子では、テール電流
が大幅に減少するとともに、ターンオフ損失も小さくな
ることがわかる。

【００６８】このようにテール電流を大幅に減少できる
のは、本実施の形態のＩＧＢＴ素子では、大電流動作時
においてもｐ型コレクタ領域３からｎ^- 領域１へのホー
ルの注入量を少なくできるため、ターンオフ時にｎ^- 領
域１内のホールの引抜きが即座に完了するためと考えら
れる。

【００６９】図５は、図４と同じ回路条件におけるター
ンオフ損失Ｅｏｆｆと１００Ａ／ｃｍ² におけるオン電
圧との相関性を各種不純物プロファイルのＩＧＢＴにつ
いてｐ型不純物領域３ａの不純物濃度をパラメータにし
て調べた結果を示すグラフである。図５より、本実施の
形態のＩＧＢＴは、従来のコレクタショート型ＩＧＢＴ
（×印）に比べていずれも良好なトレードオフを示すこ
とがわかる。また本実施の形態による構造のＩＧＢＴ
は、ｎ型バッファ領域２とｐ⁺ 不純物領域３ｂとの濃度
が高いほうが若干トレードオフが良好である。

【００７０】図６は、図５に示す各種条件でのオン電圧
が、ｐ型不純物領域３ａの表面濃度Ｃ_S(p)とｎ型バッフ
ァ領域２の表面濃度Ｃ_S(nbuf) との比（Ｋ１とする）で
どのように変化するか調べた結果を示すグラフである。
図６より、比率Ｋ１が２より低くなると、オン電圧が急
激に増大することがわかる。これより、低いオン電圧を
維持するためには、ｐ型不純物領域３ａの表面濃度の下
限は、ｎ型バッファ領域２の表面濃度の２倍以上でなけ
ればならないことがわかる。

【００７１】図７は、図５に示す各種条件でのオン電圧
が、ｐ型不純物領域３ａの表面濃度Ｃ_S(p)と、ｎ型バッ
ファ領域２の表面濃度Ｃ_S(nbuf) と、ｐ⁺ 不純物領域３
ｂの表面濃度Ｃ_S(p+) との幾何平均の比（Ｋ２とする）
でどのように変化するかを調べたグラフである。図７よ
り、比率Ｋ２が１．１より大きくなるとオン電圧はほと
んど減少しなくなることがわかる。

【００７２】一方、図８は、図５に示す各種条件でのタ
ーンオフ損失が前述の比率Ｋ２の値でどのように変化す
るかを調べたグラフである。図８より、比率Ｋ２に対し
てターンオフ損失はほぼ直線的に増大することがわか
る。またｎ型バッファ領域２およびｐ⁺ 不純物領域３ｂ
の不純物濃度によって傾きは変わるが、比率Ｋ２＝１．
１〜１．２で、ほぼ同一のターンオフ損失を示してい
る。

【００７３】以上の図７と図８とを組合せて考えれば、
本実施の形態における半導体装置のｐ型不純物領域３ａ
の表面濃度Ｃ_S(p)は、比率Ｋ２が１．１以下となるよう
に設定すればよいことがわかる。これは、オン電圧の減
少を伴なわないターンオフ損失の増加が実用的価値を持
たないことに基づいている。

【００７４】以上より、ｎ型バッファ領域２、ｐ型不純
物領域３ａおよびｐ⁺ 不純物領域３ｂの各表面濃度Ｃ
_S(nbuf) 、Ｃ_S(p)、Ｃ_S(p+) が、

【００７５】

【数６】

【００７６】の関係を満たすことにより、低いオン電圧
を維持できるとともにターンオフ損失も小さくできる。

【００７７】なお、上述の例では、コレクタ面における
ｐ型不純物領域３ａとｐ⁺ 不純物領域３ｂとの面積比率
は各５０％としているが、この面積比率を変えるとｐ型
コレクタ領域３からｎ^- 領域１へのホールの注入量が変
化する。このため、ｐ⁺ 不純物領域３ｂ形成のためのイ
オン注入時にマスクとなるレジストパターンの形状を変
えることによって、ｐ型コレクタ領域３からｎ^- 領域１
へのホール注入量の制御を行なうことが可能となる。

【００７８】なお、上述した特開平６−３２６３１７号
公報では、図１６に示す構成において、ｐ⁺ エミッタア
イランド２０３ａの不純物濃度が１×１０¹⁹ｃｍ^-3であ
り、ｐ型透過エミッタ領域２０３ｂの不純物濃度が１×
１０¹⁸ｃｍ^-3であり、ｎバッファ領域２の不純物濃度が
３×１０¹⁶ｃｍ^-3である。このため、これらの不純物濃
度を各々、コレクタ面における不純物濃度と見なせば、

【００７９】

【数７】

【００８０】となって、上述の比率Ｋ２の範囲は逸脱し
ている。つまり、この公報に示された図１６に示す構成
では、本実施の形態の構成と比較して、ターンオフ損失
が高くなってしまうことがわかる。

【００８１】なお、上記公報では、ｐ型透過エミッタ領
域２０３ｂの不純物濃度が比較的高く設定されている。
しかし、これはｐ型透過エミッタ領域２０３ｂの拡散深
さが浅いことを前提としており、この拡散深さを浅くす
ることは、上述で述べたように製造上問題がある。

【００８２】また本実施の形態の構成では、ｐ型不純物
領域３ａのエミッタ面からの拡散深さが２．０μｍ以上
に設定されている。このため、ダイボンドなどの組立工
程において、ｐ型不純物領域３ａとｎ型バッファ領域２
との接合部に各種ストレスの影響が生じにくくなる。ま
た、ｐ型不純物領域３ａのエミッタ面からの拡散深さは
２．０μｍ以上であればよいため、ウェハプロセスにお
いて、ｎ⁺ エミッタ領域などの他の不純物拡散領域形成
時の熱処理をそれほど厳密に考慮する必要もない。

【００８３】また高電圧がコレクタ−エミッタ間に印加
されているとき、空乏層がｎ^- 領域１を超えてｎ型バッ
ファ領域２も空乏化するのが、いわゆるパンチスルー型
（あるいはｐｉｎ構造）素子に共通な設計である。パン
チスルー型ＩＧＢＴでは、空乏化していないｎ型バッフ
ァ領域２の厚みが、内部のｐｎｐトランジスタのベース
幅に相当し、この厚さがバイポーラ動作時の増幅率と密
に関係する。高電圧動作時にはｐｎｐトランジスタの増
幅率が低いほうが安定に動作するため、この空乏化して
いないｎ型バッファ２の厚みをある程度残す必要があ
る。

【００８４】ｎ型バッファ領域２の厚みを３０μｍと
し、前述の空乏化していないｎ型バッファ領域２の厚み
をｐ⁺ 拡散領域３ｂに到るまで１０μｍ以上残すために
は、ｎ型バッファ領域２の表面濃度が１×１０¹⁶ｃｍ^-3
以上である必要がある。これは、ｎ型バッファ領域２の
空乏領域内で発生する電界の強さを１×１０⁵ Ｖ／ｃｍ
とし、ｎ型バッファ領域２に対するｐ⁺ 拡散領域３ｂの
コレクタ面からの拡散接合深さを５μｍとすると計算で
求めることができる。

【００８５】今回は、パンチスルータイプで５０００Ｖ
程度の降伏電圧が必要なため、ｎ^-領域（基板）１は５
００Ω・ｃｍ程度（≡不純物密度１×１０¹³ｃｍ^-3）を
使用するため、ｎ型バッファ領域２の表面濃度（１×１
０¹⁶ｃｍ^-3以上）はｎ^- 基板１の濃度に対して１０００
倍以上となる。

【００８６】また図１に示す本実施の形態の構造では、
コレクタ面の全面においてｐ型コレクタ領域３とｎ型バ
ッファ領域２とのｐｎ接合が形成されている。よって、
この接合部分の逆耐圧は３０Ｖ程度は得られる。したが
って、本実施の形態のＩＧＢＴに逆電圧が印加されても
誤動作の問題は生じない。

【００８７】また、本実施の形態の半導体装置の構成で
は、チップ内の各位置による注入レベルの変化は少な
く、チップ内で均一な動作を得ることができる。

【００８８】なお、ｐ型不純物領域３ａとｐ⁺ 不純物領
域３ｂとの平面的配置（パターン）については特別な制
約はない。しかし、ｐ型コレクタ領域３からｎ^- 領域１
へのホール注入の２次元的な分布が、ＩＧＢＴのチャネ
ル部の繰返しパターンに対して粗くなりすぎるような広
いピッチでの配置は動作の均一性を保つために避けるべ
きである。このため、ｎ^- 領域１の厚みに対してｐ型不
純物領域３ａとｐ⁺ 不純物領域３ｂとの繰返しピッチを
十分狭くすればよく、具体的には数〜数十μｍオーダの
ピッチが適当である。

【００８９】このようなピッチにすることができれば、
図９に示すようにたとえばストライプ状のパターンであ
れば、チャネル部のパターンに対してどのような角度で
ｐ型不純物領域３ａとｐ⁺ 不純物領域３ｂとが配置され
てもよい。また図１０に示すように全体的にｐ⁺ 不純物
領域３ｂが分布する中にｐ型不純物領域３ａの島がある
ようなパターンや、図１１に示すように全体的にｐ型不
純物領域３ａが分布する中にｐ⁺ 不純物領域３ｂの島が
あるようなパターンにも本発明を適用することができ
る。

【００９０】またｐ型不純物領域３ａに対するｐ⁺ 不純
物領域３ｂの面積比を高くすると、ｐ型コレクタ領域３
からｎ^- 領域１へのホールの注入が増大する。そこで、
ＩＧＢＴチップ内部で、たとえばチップ周辺部でのホー
ル注入を抑えたい場合には、ｐ型不純物領域３ａに対す
るｐ⁺ 不純物領域３ｂの面積比をその部分において減ら
すことで対応することも可能である。

【００９１】なお本実施の形態の半導体装置の構成で
は、ｎ型バッファ領域２、ｐ型不純物領域３ａ、ｐ⁺ 不
純物領域３ｂの各領域の不純物濃度の比率に対してホー
ルの注入が極めて敏感に変化する。このため、これらの
不純物の導入にあたってはイオン注入機を使用し、でき
れば同一の装置でこれらの領域の不純物注入を行なうこ
とが望ましい。

【００９２】また本実施の形態の半導体装置については
プレーナ型ｎチャネルＩＧＢＴについて説明したが、本
発明は、トレンチ型やｐチャネル型のＩＧＢＴにも適用
可能であり、さらに他のバイポーラ素子で少数キャリア
注入レベルの制御が必要なものに対しても適用可能であ
る。

【００９３】なお、基板１には、通常、ｎ型かｐ型の不
純物が低効率制御のためにドーピングされており、本実
施の形態ではｎ型の不純物が導入されている。しかし、
バイポーラ型素子のオン状態では、電流担体（キャリ
ア）である電子と正孔とがこのｎ^- 領域１内に十分蓄積
され導電率変調を起こすため、場合によってはｎ^- 領域
（基板）１は真正半導体基板と見なすこともできる。

【００９４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示されて、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態における半導体装置の
構成を概略的に示す１セル分の概略断面図である。

【図２】 図１に示す構成で飽和電圧が３Ｖ程度となる
ようにｐ型領域濃度を設定した場合、オン状態における
電子電流の密度がコレクタ側においてどのように分布す
るかを計算した結果を示すグラフである。

【図３】 ｐ型不純物領域のコレクタ面における表面濃
度を変化させた場合のオン状態特性を計算した結果を示
すグラフである。

【図４】 本発明の一実施の形態における半導体装置に
おいて飽和電圧が３．１３ＶとなったＩＧＢＴ素子のダ
イオードクランプされた誘導性負荷ターンオフ動作波形
の一例を示すグラフである。

【図５】 図４と同じ回路条件におけるターンオフ損失
と１００Ａ／ｃｍ²におけるオン電圧との相関性を各種
不純物プロファイルのＩＧＢＴについてｐ型領域の不純
物濃度をパラメータにして調べた結果を示すグラフであ
る。

【図６】 図５に示す各種条件でのオン電圧が、比率Ｋ
１でどのように変化するかを調べた結果を示すグラフで
ある。

【図７】 図５に示す各種条件でのオン電圧が、比率Ｋ
２でどのように変化するかを調べた結果を示すグラフで
ある。

【図８】 図５に示す各種条件でのターンオフ損失が、
比率Ｋ２の値でどのように変化するかを調べた結果を示
すグラフである。

【図９】 ｐ型不純物領域とｐ⁺ 不純物領域とがストラ
イプ状に配置された平面的配置構造を示す概略斜視図で
ある。

【図１０】 ｐ型不純物領域とｐ⁺ 不純物領域との平面
的配置構造を示す概略斜視図である。

【図１１】 ｐ型不純物領域とｐ⁺ 不純物領域との平面
的配置構造を示す概略斜視図である。

【図１２】 従来の半導体装置の構成を概略的に示す１
セル分の概略断面図である。

【図１３】 図１２に示す構造を持った飽和電圧３．２
５ＶのＩＧＢＴ素子のダイオードクランプされた誘導性
負荷ターンオフ動作波形の一例を示すグラフである。

【図１４】 ショート部の間隔を説明するための概略断
面図である。

【図１５】 ＩＧＢＴ素子が一般的にインバータ応用で
用いられる回路構造を示す図である。

【図１６】 公報に開示された半導体装置のアノード
（コレクタ）側の構成を示す概略断面図である。

【符号の説明】

１ ｎ^- 領域、２ ｎ型バッファ領域、３ ｐ型コレク
タ領域、３ａ ｐ型不純物領域、３ｂ ｐ⁺ 不純物領
域、４ ｐ型ウェル領域、５ ｎ⁺ エミッタ領域、６
ゲート絶縁層、７ ゲート電極層、９ コレクタ電極、
１０ エミッタ電極。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 真正もしくは第１導電型の半導体基板を
   挟んで両主面の間で主電流が流れる半導体装置であっ
   て、 前記半導体基板の第１主面に選択的に形成された第２導
   電型の第１不純物領域と、 前記第１不純物領域内の前記第１主面に選択的に形成さ
   れた第１導電型の第２不純物領域と、 前記半導体基板の領域と前記第２不純物領域とに挟まれ
   る前記第１不純物領域をチャネル領域として、そのチャ
   ネル領域にゲート絶縁層を介在して対向するように形成
   されたゲート電極層と、 前記第２主面に形成された第２導電型の第３不純物領域
   と、 前記第３不純物領域と前記半導体基板の前記領域との間
   に位置し、前記半導体基板より高い不純物濃度を有する
   第１導電型の第４不純物領域とを備え、 前記第３不純物領域は、前記第２主面において第１の不
   純物濃度を有する第５不純物領域と、前記第２主面にお
   いて前記第１の不純物濃度より高い第２の不純物濃度を
   有する第６不純物領域とを有し、 前記第５不純物領域の前記第１の不純物濃度をＣ_S(p)、
   前記第６不純物領域の前記第２の不純物濃度を
   Ｃ_S(p+) 、前記第４不純物領域の前記第２主面における
   不純物濃度をＣ_S(nbuf) としたとき、 【数１】 の関係を満たし、かつ前記第５不純物領域の前記第４不
   純物領域に対する前記第２主面からの拡散深さは２．０
   μｍ以上である、半導体装置。
2. 【請求項２】 前記第５不純物領域の前記第１の不純物
   濃度Ｃ_S(p)と前記第４不純物領域の前記第２主面におけ
   る不純物濃度Ｃ_S(nbuf) とが、 【数２】 の関係を満たす、請求項１に記載の半導体装置。
3. 【請求項３】 前記第４不純物領域の前記第２主面にお
   ける不純物濃度Ｃ_{S( nbuf)} は、前記半導体基板の不純物
   濃度の１０００倍以上である、請求項１に記載の半導体
   装置。