JP2015192028A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015192028A
JP2015192028A JP2014068302A JP2014068302A JP2015192028A JP 2015192028 A JP2015192028 A JP 2015192028A JP 2014068302 A JP2014068302 A JP 2014068302A JP 2014068302 A JP2014068302 A JP 2014068302A JP 2015192028 A JP2015192028 A JP 2015192028A
Authority
JP
Japan
Prior art keywords
region
trench
silicon carbide
main surface
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014068302A
Other languages
English (en)
Other versions
JP6287469B2 (ja
Inventor
弘 塩見
Hiroshi Shiomi
弘 塩見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2014068302A priority Critical patent/JP6287469B2/ja
Priority to PCT/IB2015/053548 priority patent/WO2015145412A1/ja
Priority to US15/129,712 priority patent/US20170133504A1/en
Publication of JP2015192028A publication Critical patent/JP2015192028A/ja
Application granted granted Critical
Publication of JP6287469B2 publication Critical patent/JP6287469B2/ja
Priority to US15/994,343 priority patent/US20180286979A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Abstract

【課題】オン抵抗を低減し、かつ耐圧を向上可能な炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】炭化珪素基板１０を形成する工程は、エピタキシャル成長により第１導電型を有する第１不純物領域１２を形成する工程と、第１不純物領域１２に対してイオン注入を行うことより、第１導電型とは異なる第２導電型を有し、かつ周期的に配置された埋込領域１７を形成する工程と、第１不純物領域１２と埋込領域１７とに接し、第２導電型を有し、かつ埋込領域１７よりも低い不純物濃度を有する第２不純物領域１３をエピタキシャル成長により形成する工程とを含む。第２不純物領域１３と第３不純物領域１４とを貫通して第１不純物領域１２に至る側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有し、かつ埋込領域１７と同じ周期で配置されたトレンチＴＲが形成される。
【選択図】図１

Description

本発明は、炭化珪素半導体装置およびその製造方法に関し、特定的には、主面にトレンチが形成された炭化珪素半導体装置およびその製造方法に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
たとえば、特開２００８−１４７２３２号公報（特許文献１）には、炭化珪素からなるトレンチ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が記載されている。当該ＭＯＳＦＥＴによれば、短チャネル効果によるパンチスルーが発生しないようにチャネル層の厚さを所定の計算式で求められる長さ以上とし、かつベース層の下端は、ゲートトレンチの下端よりもドレイン電極側に位置するように設けられている。
また、Y. Nakano et al., "690V, 1.00mΩcm24H-SiC Double-Trench MOSFETs", Materials Science Forum Vols. 717-720 (2012) page 1069-1072（非特許文献１）には、スイッチング用のトレンチに隣接して耐圧保持用のトレンチを作成し、耐圧保持用のトレンチの底部をスイッチング用のトレンチの底部よりもドレイン電極側に設けているＭＯＳＦＥＴが記載されている。耐圧保持用のトレンチの下部にはｐ型ベース層を設けられている。
さらに、国際公開第２０１３／１５７２５９号（特許文献２）に記載のトレンチ型のＭＯＳＦＥＴによれば、ｐ型領域が、ゲートトレンチの底部に接して設けられている。
特開２００８−１４７２３２号公報 国際公開第２０１３／１５７２５９号
Y. Nakano et al., "690V, 1.00mΩcm24H-SiC Double-Trench MOSFETs", Materials Science Forum Vols. 717-720 (2012) page 1069-1072
縦型パワートランジスタは、ベース層とドリフト層とのｐｎ接合で高耐圧を実現する。ドリフト層の濃度と厚みを調整することにより、半導体中の電界を所定の値に抑えることで耐圧を設計する。半導体および絶縁膜の界面でスイッチングする場合、絶縁膜も高電界にさらされることになる。特に、炭化珪素は絶縁破壊電界が高いため、半導体中の電界を高めて高耐圧を実現できる設計が可能となる一方、スイッチング部にはその高い電界を緩和する構造が必要となる。トレンチ型トランジスタは、セルピッチを小さくできるため、セルの集積度を上げ、オン抵抗を下げることができる。しかしながら、トレンチ部の突出した領域における電界強度が高くなるため、平面型トランジスタに比べて耐圧が低下する。
特開２００８−１４７２３２号公報に記載のＭＯＳＦＥＴによれば、トレンチ部に電界が集中しないように、トレンチの底部を、ドレイン電極側のｐ型ベース層の端部よりもソース電極側に設けて、ｐ型ベース層の下部に拡がる空乏層によりトレンチ底部に電界がかからないようにしている。またY. Nakano et al., "690V, 1.00mΩcm24H-SiC Double-Trench MOSFETs", Materials Science Forum Vols. 717-720 (2012) page 1069-1072に記載のＭＯＳＦＥＴによれば、上記構造を作製するために、スイッチング用のトレンチに隣接して耐圧保持用のトレンチを作成し、耐圧保持用のトレンチの下部にｐ型ベース層を設け、深い位置に空乏層を形成して電流制御部のトレンチ構造を保護している。
しかしながら、上記各構造は、オン時において電流制御部から流れ出る電流がドリフト層に拡がる効果を妨げるため、オン抵抗が増加する。たとえば１２００Ｖ以上の高耐圧のデバイス、特に３３００Ｖ以上の高耐圧デバイスになるとドリフト層の不純物濃度が下がる。そのため、ｐ型ベース層の空乏層が拡がり、チャネルから出た電流がドリフト層に効果的に拡がらないためオン抵抗が高くなる。またトレンチとｐ型ベース層との距離を長くすると、トレンチにおける電界を十分に緩和することができずＭＯＳＦＥＴの耐圧が劣化する。一方、ゲートトレンチとｐ型ベース層との距離を短くすると、ＭＯＳＦＥＴのオン抵抗が増加する。つまり、オン抵抗と耐圧とはトレードオフの関係にある。
さらに、国際公開第２０１３／１５７２５９号に記載のＭＯＳＦＥＴによれば、トレンチの底部にｐ型領域を形成することにより、トレンチの底部の電界を緩和している。しかしながら、トレンチの側部において電界が集中するため、耐圧を十分に高く維持することが困難である。
本発明の一態様の目的は、オン抵抗を低減し、かつ耐圧を向上可能な炭化珪素半導体装置およびその製造方法を提供することである。
本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備える。第１の主面と、第１の主面と反対側の第２の主面とを有する炭化珪素基板が形成される。炭化珪素基板を形成する工程は、エピタキシャル成長により第１導電型を有する第１不純物領域を形成する工程と、第１不純物領域に対してイオン注入を行うことより、第１導電型とは異なる第２導電型を有し、かつ周期的に配置された埋込領域を形成する工程と、第１不純物領域と埋込領域とに接し、第２導電型を有し、かつ埋込領域よりも低い不純物濃度を有する第２不純物領域をエピタキシャル成長により形成する工程と、第１導電型を有し、かつ第２不純物領域によって第１不純物領域から隔てられる第３不純物領域を形成する工程とを含む。第２不純物領域と第３不純物領域とを貫通して第１不純物領域に至る側部と、側部と連接する底部とを有し、かつ埋込領域と同じ周期で配置されたトレンチが形成される。トレンチの側部において、第１不純物領域と、第２不純物領域と、第３不純物領域とに接するゲート絶縁膜が形成される。
本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜とを備えている。炭化珪素基板は、第１の主面と、第１の主面と反対側の第２の主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第１導電型を有し、第２不純物領域によって第１不純物領域から隔てられた第３不純物領域と、第２導電型を有し、第２不純物領域よりも高い不純物濃度を有し、かつ第２の主面側の第２不純物領域の端部の一部から第２の主面に向かって延在する埋込領域と含む。炭化珪素基板の第１の主面には、第１の主面と連接する側部と、側部と連接する底部とを有するトレンチが形成されている。ゲート絶縁膜は、トレンチの側部において、第１不純物領域と、第２不純物領域と、第３不純物領域とに接し、かつトレンチの底部において第１不純物領域と接する。埋込領域における、第３不純物領域の不純物濃度の４倍の不純物濃度を有する位置の中で第３不純物領域に最も近い位置から、第３不純物領域と埋込領域との境界部までの、第１の主面の法線方向に沿った距離は０．３μｍ以下である。
本発明の一態様によれば、オン抵抗を低減し、かつ耐圧を向上可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の実施の形態１に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の炭化珪素基板の面方位を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置のトレンチの構造を概略的に説明するための平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置のトレンチと埋込領域との位置関係を概略的に説明するための平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の第２不純物領域と埋込領域とにおける不純物濃度を概略的に説明するための図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に説明するためのフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第７の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第８の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第９の工程を概略的に説明するための断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。
（１）本発明の一態様に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素基板１０が形成される。炭化珪素基板１０を形成する工程は、エピタキシャル成長により第１導電型を有する第１不純物領域１２を形成する工程と、第１不純物領域１２に対してイオン注入を行うことより、第１導電型とは異なる第２導電型を有し、かつ周期的に配置された埋込領域１７を形成する工程と、第１不純物領域１２と埋込領域１７とに接し、第２導電型を有し、かつ埋込領域１７よりも低い不純物濃度を有する第２不純物領域１３をエピタキシャル成長により形成する工程と、第１導電型を有し、かつ第２不純物領域１３によって第１不純物領域１２から隔てられる第３不純物領域１４を形成する工程とを含む。第２不純物領域１３と第３不純物領域１４とを貫通して第１不純物領域１２に至る側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有し、かつ埋込領域１７と同じ周期で配置されたトレンチＴＲが形成される。トレンチＴＲの側部ＳＷにおいて、第１不純物領域１２と、第２不純物領域１３と、第３不純物領域１４とに接するゲート絶縁膜１５が形成される。
上記（１）に係る炭化珪素半導体装置１の製造方法によれば、第１不純物領域１２に対してイオン注入を行うことより埋込領域１７が形成された後、第１不純物領域１２と埋込領域１７とに接して、埋込領域１７よりも低い不純物濃度を有する第２不純物領域１３がエピタキシャル成長により形成される。そのため、第２不純物領域１３を形成した後に第２不純物領域１３の表面からイオン注入することにより埋込領域１７を形成する場合と比較して、イオン注入エネルギーを低減することができる。結果として、高イオン注入エネルギーのためにイオンのチャネリングおよび多重散乱が発生し、イオン注入された不純物が拡がることで電流の流れを妨げることを抑制することができる。また第１不純物領域１２と埋込領域１７とで形成されるｐｎ接合が炭化珪素基板１０の第１の主面１０ａから深く離れた位置に形成されるため、トレンチＴＲにおける電界を効果的に遮断することができる。さらにチャネルとなる第２不純物領域１３がエピタキシャル成長により形成されるため、高品質のチャネルを実現することができる。
（２）上記（１）に係る炭化珪素半導体装置１の製造方法において好ましくは、トレンチＴＲを形成する工程において、トレンチＴＲの側部ＳＷが埋込領域１７から第１不純物領域１２によって離間されるようにトレンチＴＲが形成される。第１の主面１０ａと平行な方向における、トレンチＴＲの側部ＳＷと、側部ＳＷに対向する埋込領域１７の側面との距離は０．２μｍ以上５μｍ以下である。トレンチＴＲの側部ＳＷと埋込領域１７の側面との距離Ｄが０．２μｍよりも小さい場合、チャネルからの電流の拡がりが妨げられオン抵抗が増加する。トレンチＴＲの側部ＳＷと埋込領域１７の側面との距離Ｄが５μｍよりも大きい場合、埋込領域１７によってトレンチＴＲの底部ＢＴにおける電界が遮蔽される効果が低減する。そのため、炭化珪素基板１０の第１の主面１０ａと平行な方向における、トレンチＴＲの側部ＳＷと、側部ＳＷに対向する埋込領域１７の側面との距離Ｄは、０．２μｍ以上５μｍ以下であることが好ましい。
（３）上記（１）に係る炭化珪素半導体装置１の製造方法において好ましくは、トレンチＴＲを形成する工程において、埋込領域１７がトレンチＴＲの底部ＢＴに露出するようにトレンチＴＲが形成される。これにより、トレンチＴＲの底部ＢＴが効果的に高電界から遮蔽されることにより、耐圧を向上させることができる。
（４）上記（３）に係る炭化珪素半導体装置１の製造方法において好ましくは、第１の主面１０ａと平行な方向における、トレンチＴＲの底部ＢＴの幅は、埋込領域１７の幅よりも大きい。これにより、埋込領域１７の側面から広がる空乏層によって電流の流れが妨げられることを抑制することができる。結果として、オン抵抗を低減することができる。
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、第１の主面１０ａの法線方向におけるトレンチＴＲの深さＨ１は、０．３μｍ以上３μｍ以下であり、かつ第１の主面１０ａと平行な方向におけるトレンチＴＲの幅よりも小さい。トレンチＴＲの深さＨ１が０．３μｍよりも小さい場合、チャネルの形成が困難となる。トレンチＴＲの深さＨ１が３μｍよりも大きい場合、トレンチの形状を制御することが困難となる。そのため、トレンチＴＲの深さＨ１は、０．３μｍ以上３μｍ以下であることが好ましい。
（６）上記（１）〜（５）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板の第１の主面は、｛０００１｝面からオフ方向にオフした面である。トレンチＴＲの側部ＳＷは、オフ方向に垂直であり、かつ第１の主面１０ａの法線方向と垂直な面方位を有する面ＳＷ１を含む。オフ方向と直角方向の法線を有する面を主なトレンチの側壁とすることにより、側壁の面方位のずれを最小限にすることができる。またオフ方向がたとえば＜１１−２０＞方向である場合、より平坦な炭化珪素エピタキシャル層５を形成することができる。
（７）上記（１）〜（６）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、埋込領域１７を形成する工程は、第１の主面１０ａの法線方向から、オフ方向に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向にイオン注入が行われる。オフ方向に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向にイオン注入が行われることにより、効果的にチャネリングを抑制することができる。また耐圧の劣化が発生しやすいトレンチＴＲの底部ＢＴの角部ＣＲに埋込領域１７を形成する場合に、埋込領域１７の位置ずれが発生することを効果的に抑制することができる。
（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、トレンチＴＲを形成する工程において、第１の主面１０ａの法線方向から見て、トレンチＴＲの底部ＢＴの角部ＣＲが埋込領域１７に重なるようにトレンチＴＲが形成される。これにより、耐圧の劣化が発生しやすいトレンチＴＲの底部ＢＴの角部ＣＲにおける電界を遮蔽することができる。
（９）上記（１）〜（８）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板１０を形成する工程は、第２の主面１０ｂ側から第１不純物領域１２に対してイオン注入を行うことにより、第２導電型を有し、周期的に配置されたキャリア注入領域２８を形成する工程をさらに含む。これにより、キャリア注入領域２８からキャリアの注入を促進することにより、オン抵抗を低減することができる。
（１０）本発明の一態様に係る炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート絶縁膜１５とを備えている。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域１３と、第１導電型を有し、第２不純物領域１３によって第１不純物領域１２から隔てられた第３不純物領域１４と、第２導電型を有し、第２不純物領域１３よりも高い不純物濃度を有し、かつ第２の主面１０ｂ側の第２不純物領域１３の端部１３ａの一部から第２の主面１０ｂに向かって延在する埋込領域１７と含む。炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接する側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有するトレンチＴＲが形成されている。ゲート絶縁膜１５は、トレンチＴＲの側部ＳＷにおいて、第１不純物領域１２と、第２不純物領域１３と、第３不純物領域１４とに接し、かつトレンチＴＲの底部ＢＴにおいて第１不純物領域１２と接する。埋込領域１７における、第２不純物領域１３の不純物濃度の４倍の不純物濃度を有する位置の中で第２不純物領域１３に最も近い位置から、第２不純物領域１３と埋込領域１７との境界部までの、第１の主面１０ａの法線方向に沿った距離は０．３μｍ以下である。これにより、埋込領域１７で、十分に電界を遮蔽してソース部の容量を低減する効果がある。
（１１）上記（１０）に係る炭化珪素半導体装置１において好ましくは、第１の主面１０ａの法線方向から見て、トレンチＴＲの底部ＢＴの角部ＣＲは、埋込領域１７と重なるように配置されている。これにより、耐圧の劣化が発生しやすいトレンチＴＲの底部ＢＴの角部ＣＲにおける電界を遮蔽することができる。
（１２）上記（１０）または（１１）に係る炭化珪素半導体装置１において好ましくは、第１不純物領域１２は、第２不純物領域１３と接する第１領域１２ａと、第１領域１２ａと接し、第１領域１２ａから見て第２不純物領域１３と反対側に位置し、かつ第１領域１２ａよりも高い不純物濃度を有する第２領域１２ｂと、第２領域１２ｂと接し、第２領域１２ｂから見て第１領域１２ａと反対側に位置し、かつ第２領域１２ｂよりも低い不純物濃度を有する第３領域１２ｃとを有する。これにより、オフ時には、低い不純物濃度を有する第１領域１２ａに空乏層が広がることでトレンチＴＲにおける電界が緩和されることにより、高い耐圧を維持することができる。オン時には、ゲート電極２７に印加される電圧により、高い不純物濃度を有する第２領域１２ｂからキャリアをトレンチＴＲの周りに集めることができる。結果として、高い導電性を実現することができるのでオン抵抗を低減することができる。つまり、オン抵抗を低減し、かつ耐圧を向上可能することができる。
（１３）上記（１０）〜（１２）のいずれかに係る炭化珪素半導体装置１において好ましくは、炭化珪素基板１０は、第２導電型を有し、第２の主面１０ｂを構成し、かつ第１不純物領域１２に接して設けられた第２導電型エピタキシャル層２９と、第２導電型を有し、第２導電型エピタキシャル層２９と第１不純物領域１２とに接し、第２導電型エピタキシャル層２９よりも高い不純物濃度を有し、かつ周期的に設けられたキャリア注入領域２８とをさらに含む。これにより、キャリア注入領域２８からキャリアの注入を促進することにより、オン抵抗を低減することができる。
［本発明の実施形態の詳細］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
まず、本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。
図１を参照して、実施の形態１に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート電極２７と、ゲート絶縁膜１５と、層間絶縁膜２１と、ソース電極１６と、ソース配線１９と、ドレイン電極２０と、保護膜２４とを主に有している。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを主に含む。
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板１０の第１の主面１０ａの最大径は、たとえば１５０ｍｍであり、好ましくは１５０ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から８°以下オフした面である。炭化珪素単結晶基板１１の厚みは、たとえば４００μｍである。炭化珪素単結晶基板１１の抵抗率はたとえば０．０１７Ωｃｍである。
炭化珪素エピタキシャル層５は、第１不純物領域１２と、ベース領域１３（第２不純物領域１３）と、ソース領域１４（第３不純物領域１４）と、コンタクト領域１８と、埋込領域１７と、バッファ層２２とを主に有している。バッファ層２２は、炭化珪素単結晶基板１１上に設けられている。第１不純物領域１２は、バッファ層２２上に設けられている。第１不純物領域１２およびバッファ層２２の各々は、窒素などのｎ型を付与するためのｎ型不純物（ドナー）を含むｎ型（第１導電型）の領域である。第１不純物領域１２は、ベース領域１３と、埋込領域１７とに接する。
第１不純物領域１２が含む窒素などのｎ型不純物の濃度および第１不純物領域１２の厚みは、耐圧によって変化する。耐圧が１２００Ｖの場合、第１不純物領域１２の厚みは、たとえば１０μｍ程度であり、かつ第１不純物領域１２が含む窒素濃度は１×１０16ｃｍ-3程度である。また耐圧が１７００Ｖの場合、第１不純物領域１２の厚みは、たとえば２０μｍ程度であり、かつ第１不純物領域１２が含む窒素濃度は５×１０15ｃｍ-3程度である。さらに耐圧が３３００Ｖの場合、第１不純物領域１２の厚みは、たとえば３０μｍ程度であり、かつ第１不純物領域１２が含む窒素濃度は３×１０15ｃｍ-3程度である。
好ましくは、バッファ層２２が含む窒素などのｎ型不純物の濃度は、炭化珪素単結晶基板１１が含む窒素などのｎ型不純物の濃度よりも低い。炭化珪素単結晶基板１１が含む窒素などのｎ型不純物の濃度は、たとえば５×１０18ｃｍ-3以上９×１０18ｃｍ-3以下である。バッファ層２２が含む窒素などのｎ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上２×１０18ｃｍ-3以下である。好ましくは、第１不純物領域１２が含む窒素などのｎ型不純物の濃度は、バッファ層２２が含む窒素などのｎ型不純物の濃度よりも低い。
ベース領域１３（第２不純物領域１３）は、第１不純物領域１２と接するように第１不純物領域１２および埋込領域１７の各々上に設けられている。ベース領域１３は、ｎ型とは異なるｐ型（第２導電型）を有する領域である。ベース領域１３は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などのｐ型を付与するためのｐ型不純物（アクセプタ）を含んでいる。ベース領域１３におけるアルミニウムなどのｐ型不純物の濃度は、たとえば７×１０15ｃｍ-3である。ベース領域１３は、たとえばエピタキシャル成長により形成されたエピタキシャル層である。ベース領域１３の厚みは、たとえば０．５μｍである。
ソース領域１４（第３不純物領域１４）は、ベース領域１３によって第１不純物領域１２から隔てられるようにベース領域１３上に設けられている。ソース領域１４は、リンなどのｎ型を付与するためのｎ型不純物を含んでおり、ｎ型を有する。ソース領域１４が含むｎ型不純物の濃度は、第１不純物領域１２が含むｎ型不純物の濃度よりも高い。ソース領域１４が含むリンなどのｎ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。
コンタクト領域１８は、たとえばアルミニウムまたはホウ素などのｐ型不純物を含むｐ型領域である。コンタクト領域１８は、ソース領域１４およびベース領域１３の各々に挟まれるように、ソース領域１４およびベース領域１３の各々を貫通して埋込領域１７に達するように設けられている。言い換えれば、コンタクト領域１８は、炭化珪素基板１０の第１の主面１０ａと埋込領域１７とを繋ぐように形成されている。コンタクト領域１８が含むｐ型不純物の濃度は、ベース領域１３が含むｐ型不純物の濃度よりも高い。コンタクト領域１８が含むアルミニウムなどのｐ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。
埋込領域１７は、たとえばアルミニウムまたはホウ素などのｐ型不純物を含み、ｐ型を有する。埋込領域１７は、ベース領域１３よりも高い不純物濃度を有する。埋込領域１７が含むたとえばアルミニウムなどのｐ型不純物の濃度は、たとえば５×１０17ｃｍ-3以上８×１０18ｃｍ-3以下である。なお上記各領域に含まれている不純物の元素および濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。
埋込領域１７は、コンタクト領域１８およびベース領域１３の各々と接する。炭化珪素基板１０の第２の主面１０ｂ側のベース領域１３の端部１３ａの一部から第２の主面１０ｂに向かって延在するように設けられている。言い換えれば、埋込領域１７は、ベース領域１３から見てソース領域１４とは反対側に位置しており、かつコンタクト領域１８から見てソース電極１６とは反対側に位置している。第１の主面１０ａに平行な方向における埋込領域１７の幅は、コンタクト領域１８の幅よりも大きくてもよい。
第２の主面１０ｂ側の埋込領域１７の端部および埋込領域１７の側部は、断面視（炭化珪素基板１０の第１の主面１０ａと平行な方向に沿った視野、つまり図１の視野）において、第１不純物領域１２の一部は、２つの埋込領域１７の部分に挟まれるように形成されている。
炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接する側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有するトレンチＴＲが形成されている。トレンチＴＲの側部ＳＷは、ソース領域１４およびベース領域１３の各々を貫通し、第１不純物領域１２に至り、トレンチＴＲの底部ＢＴは、第１不純物領域１２に位置する。つまり、第１不純物領域１２と、ベース領域１３と、ソース領域１４とは、トレンチの側部ＳＷに接し、第１不純物領域１２はトレンチＴＲの底部ＢＴに接する。トレンチＴＲの側部ＳＷは、炭化珪素基板１０の第１の主面１０ａの法線方向とほぼ平行な方向に沿って延在しており、かつトレンチＴＲの底部ＢＴは、炭化珪素基板１０の第１の主面１０ａとほぼ平行である。トレンチＴＲの側部ＳＷと底部ＢＴとの境界は曲率を有するように形成されていてもよい。埋込領域１７は、トレンチＴＲの側部ＳＷと底部ＢＴとが接する角部に対向して設けられる。トレンチＴＲの底部ＢＴは、第１の主面１０ａ側の埋込領域１７の端部に沿った面よりも第２の主面１０ｂ側に位置し、第２の主面１０ｂ側の埋込領域１７の端部に沿った面よりも第１の主面１０ａ側に位置する。
トレンチＴＲの深さＨ１が０．３μｍよりも小さい場合、チャネルの形成が困難となる。トレンチＴＲの深さＨ１が３μｍよりも大きい場合、トレンチの形状を制御することが困難となる。そのため、トレンチＴＲの深さＨ１は、０．３μｍ以上３μｍ以下であることが好ましい。より好ましくは、トレンチＴＲの深さＨ１は、０．３μｍ以上２μｍ以下であり、さらに好ましくは０．８μｍ以上１．５μｍ以下である。トレンチＴＲの深さＨ１は、トレンチＴＲの幅よりも小さいことが好ましい。トレンチＴＲの深さＨ１がトレンチＴＲの幅よりも小さい場合、トレンチＴＲの側部ＳＷおよび底部ＢＴに接して均一な厚みのゲート絶縁膜１５を容易に形成することができる。
トレンチＴＲの側部ＳＷと埋込領域１７の側面との距離Ｄが０．２μｍよりも小さい場合、チャネルからの電流の拡がりが妨げられオン抵抗が増加する。トレンチＴＲの側部ＳＷと埋込領域１７の側面との距離Ｄが５μｍよりも大きい場合、埋込領域１７によってトレンチＴＲの底部ＢＴにおける電界が遮蔽される効果が低減する。そのため、炭化珪素基板１０の第１の主面１０ａと平行な方向における、トレンチＴＲの側部ＳＷと、側部ＳＷに対向する埋込領域１７の側面との距離Ｄは、０．２μｍ以上５μｍ以下であることが好ましい。より好ましくは、トレンチＴＲの側部ＳＷと、側部ＳＷに対向する埋込領域１７の側面との距離Ｄは、１μｍ以上２μｍ以下である。
以上のように、ｎ型領域を有する第１不純物領域１２と、ｐ型を有する埋込領域１７とによるｐｎ接合で挟まれたＪＦＥＴ領域で耐圧確保のチャネルが形成される。トレンチＴＲの側部ＳＷに接するベース領域１３において電流制御のチャネルが形成される。電流制御のチャネルに流れる電流と、ＪＦＥＴ領域を流れる電流の方向とをほぼ同じ方向にすることで、ゲート絶縁膜１５に接するゲート電極２７で電流を制御すると同時に、ＪＦＥＴ領域で耐圧を確保する。
ゲート絶縁膜１５は、たとえば二酸化珪素からなり、トレンチＴＲの側部ＳＷと、底部ＢＴとに接するように設けられている。ゲート絶縁膜１５は、トレンチＴＲの側部ＳＷにおいて、第１不純物領域１２と、ベース領域１３と、ソース領域１４とに接し、トレンチＴＲの底部ＢＴにおいて、第１不純物領域１２と接する。ゲート絶縁膜１５に接するベース領域１３にチャネル領域ＣＨが形成可能に構成されている。
ゲート電極２７は、ゲート絶縁膜１５に接触して配置され、ゲート絶縁膜１５により形成される溝を埋めるように設けられている。ゲート電極２７は、ソース領域１４から露出して設けられていてもよい。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンなどの導電体からなっている。
ソース電極１６は、たとえばＮｉとＴｉとを含む材料からなる。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４およびコンタクト領域１８の各々と接する。ソース電極１６は、ソース領域１４とオーミック接合している合金層を含む。合金層は、たとえばソース電極１６が含む金属とのシリサイドである。好ましくは、ソース電極１６は、Ｔｉと、Ａｌと、Ｓｉを含む材料からなる。
層間絶縁膜２１は、炭化珪素基板１０の第１の主面１０ａに対向する位置に設けられている。具体的には、層間絶縁膜２１は、ゲート電極２７を覆うようにゲート電極２７およびゲート絶縁膜１５の各々に接して設けられている。層間絶縁膜２１は、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜と、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）とを含む。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。ソース配線１９は、層間絶縁膜２１を覆い、かつソース電極１６に接するように設けられている。ソース配線１９は、ソース電極１６を介してソース領域１４と電気的に接続されている。ソース配線１９は、たとえばＡｌＳｉＣｕを含む材料からなる。保護膜２４は、ソース配線１９を覆うように、ソース配線１９上に設けられている。保護膜２４は、たとえば窒化膜とポリイミドとを含む。
ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂに接して設けられている。このドレイン電極２０は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素単結晶基板１１とオーミック接合可能な材料からなっている。これにより、ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。
図２を参照して、炭化珪素基板１０の面方位について説明する。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面（破線で示す面）からオフ角θだけオフ方向ａ１にオフした面である。オフ方向とは、第１の主面１０ａの法線ベクトルｚが［０００１］方向から傾斜している方向である。図２において、方向ｃは［０００１］方向（つまり六方晶炭化珪素のｃ軸）であり、オフ方向ａ１はたとえば＜１１−２０＞方向である。オフ角θは、好ましくは８°以下の角度である。面内オフ方向とは、オフ方向を第１の主面１０ａに投影した方向である。図２の場合において、面内オフ方向はａ１１方向である。オフ方向ａ１と面内オフ方向ａ１１とにより形成される角度は、オフ角θと等しい。なお、オフ方向ａ１はたとえば＜１１−２０＞方向に限定されない。オフ方向ａ１は、たとえば＜１−１００＞方向であってもよい。
図３を参照して、半導体チップ４０内に形成されたトレンチＴＲの平面構造について説明する。なお、図１は、図３における領域Ｉ−Ｉで見た断面図である。つまり、図１の奥行方向は、面内オフ方向ａ１１に対応する。平面視（炭化珪素基板１０の第１の主面１０ａの法線方向に沿った視野）において、トレンチＴＲの底部ＢＴは、たとえば長方形の形状を有している。長方形の長手方向は、たとえば面内オフ方向ａ１１と同じ方向である。面内オフ方向ａ１１は、たとえば＜１１−２０＞方向を第１の主面１０ａに投影した方向であり、＜１１−２０＞方向の成分を含む方向である。長方形の短手方向は、第１の主面１０ａと平行な方向であり、かつ面内オフ方向ａ１１と垂直な方向ａ２１である。方向ａ２１は、たとえば＜１−１００＞方向である。半導体チップ４０は、トレンチＴＲの短手方向に並んで配置された複数のトレンチＴＲと、複数のトレンチＴＲを取り囲むガードリング４１とを含んでいてもよい。トレンチＴＲは、たとえば＜１−１００＞方向に沿って周期的に配置されている。
図４は、図３における領域ＩＶの拡大図である。図４に示すように、トレンチＴＲの側部ＳＷは、第１側部ＳＷ１と、第２側部ＳＷ２とを含む。トレンチＴＲの第１側部ＳＷ１は、オフ方向ａ１に垂直であり、かつ第１の主面１０ａの法線方向と垂直な方向ａ２１の面方位を有する面である。第１側部ＳＷ１は、たとえば＜１−１００＞方向の法線を有する（１−１００）面である。トレンチＴＲの第２側部ＳＷ２は、面内オフ方向ａ１１の面方位を有する面である。第２側部ＳＷ２は、たとえば＜１１−２０＞方向の成分を含む法線を有する面である。
図４を参照して、埋込領域１７は、第１埋込領域１７ａと、第２埋込領域１７ｂとを含んでいてもよい。平面視において、第１埋込領域１７ａは、トレンチＴＲの側部ＳＷ全体を囲うように形成されている。第２埋込領域１７ｂは、平面視において、トレンチＴＲの底部ＢＴの４つの角部ＣＲと重なるように配置されている。言い換えれば、第１の主面１０ａの法線方向から見て、埋込領域１７は、トレンチＴＲの底部ＢＴの角部ＣＲに重なるように配置され、隣り合う２つの角部ＣＲに挟まれた領域においては底部ＢＴと重ならないように、底部ＢＴの外側に配置されている。
図５を参照して、ベース領域１３と、埋込領域１７とにおける不純物濃度の分布について説明する。ベース領域１３および埋込領域１７の各々は、たとえばアルミニウムなどのｐ型不純物を含んでいる。ベース領域１３におけるｐ型不純物の不純物濃度ｄ１は、埋込領域１７におけるｐ型不純物の不純物濃度の最大値よりも低い。ベース領域１３は、エピタキシャル成長により形成された不純物領域であるため、ベース領域１３内における不純物濃度は、第１の主面１０ａの法線方向（つまり図１の矢印Ｘの方向）においてほぼ一定である。埋込領域１７は、多段イオン注入により形成された不純物領域であるため、第１の主面１０ａの法線方向に沿った方向において、複数の極大値を有する。埋込領域１７における、ベース領域１３の不純物濃度ｄ１の４倍の不純物濃度ｄ２（＝ｄ１×４）を有する位置ｃ１、ｃ２、ｃ３、ｃ４の中でベース領域１３に最も近い位置ｃ１から、ベース領域１３と埋込領域１７との境界部ｂ１までの、第１の主面１０ａの法線方向に沿った距離Ａは０．３μｍ以下である。
次に、実施の形態１に係るＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極１６とドレイン電極２０との間に電圧が印加されても、ベース領域１３と第１不純物領域１２との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧が印加されると、ベース領域１３のゲート絶縁膜１５と接触する付近であるチャネル領域において反転層が形成される。その結果、ソース領域１４と第１不純物領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
図７を参照して、たとえば改良レーリー法により成長させた炭化珪素単結晶インゴットをスライスして基板を切り出し、基板の表面に対して鏡面研磨を行うことにより、炭化珪素単結晶基板１１が準備される。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素である。炭化珪素単結晶基板１１の主面の直径はたとえば１５０ｍｍであり、厚みはたとえば４００μｍである。炭化珪素単結晶基板１１の主面は、たとえば｛０００１｝面または｛０００１｝面から８°以下程度オフした面である。
次に、ｎ型エピタキシャル層形成工程（Ｓ１０：図６）が実施される。たとえば、炭化珪素単結晶基板１１上に、水素を含むキャリアガスと、シラン、プロパンを含む原料ガスと、窒素を含むドーパントガスが供給され、１００ｍｂａｒ（１０ｋＰａ）の圧力下、炭化珪素単結晶基板１１が、たとえば１５５０℃程度に加熱される。これにより、図８に示すように、ｎ型を有する炭化珪素エピタキシャル層５が炭化珪素単結晶基板１１上に形成される。炭化珪素エピタキシャル層５は、炭化珪素単結晶基板１１上に形成されたバッファ層２２と、バッファ層２２上に形成された第１不純物領域１２とを有する。第１不純物領域１２には窒素がドーピングされており、窒素の濃度は、たとえば１．０×１０16ｃｍ-2である。第１不純物領域１２の厚みは、たとえば１０μｍである。以上のように、エピタキシャル成長によりｎ型を有する第１不純物領域１２が形成される。
次に、ｐ型埋込領域形成工程（Ｓ２０：図６）が実施される。具体的には、図９を参照して、炭化珪素エピタキシャル層５の第１不純物領域１２上にイオン注入マスク３１が形成される。イオン注入マスクは、ＴＥＯＳ酸化膜を含む材料からなり、イオン注入マスク３１の厚みはたとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いてイオン注入マスク３１に対してＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）エッチングが行われる。これにより、イオン注入が行われる予定の部分上に、たとえば８０ｎｍ程度のスルー膜が残される。次に、スルー膜を有するイオン注入マスク３１を用いて、炭化珪素エピタキシャル層５の第１不純物領域１２に対してイオン注入が実施される。たとえばＡｌ（アルミニウム）イオンが、スルー膜を通して炭化珪素エピタキシャル層５内に対して矢印の方向にイオン注入されることにより、ｐ型を有し、かつベース領域１３よりも高い不純物濃度を有する埋込領域１７が形成される（図１０参照）。断面視において、埋込領域１７は、間隔を隔てて配置されている複数の埋込領域１７の部分を有する。具体的には、埋込領域１７は、炭化珪素基板１０の第１の主面１０ａと平行な方向であって、かつ方向ａ２１方向（図３参照）に沿って周期的に配置されている。
第２の主面１０ｂ側の埋込領域１７の不純物濃度が、第１の主面１０ａ側の埋込領域１７の不純物濃度よりも高くなるように、加速電圧およびドーズ量などのイオン注入の条件が調整される。好ましくは、埋込領域１７を形成する工程において、第１の主面１０ａの法線方向から、オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向に、たとえばアルミニウムイオンが注入される。オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向とは、たとえば＜１−１００＞方向である。以上のように、第１不純物領域１２に対してイオン注入を行うことより、ｎ型とは異なるｐ型を有し、かつ周期的に配置された埋込領域１７が形成される。
次に、ｐ型エピタキシャル層形成工程（Ｓ４０：図６）が実施される。具体的には、たとえばアルミニウムが７×１０15ｃｍ-3の不純物濃度でドーピングされたｐ型を有するベース領域１３がエピタキシャル成長により形成される。ベース領域は、埋込領域１７と第１不純物領域１２とに接するようにエピタキシャル成長により形成される（図１１参照）。ベース領域１３の厚みは、たとえば０．５μｍである。以上のように、第１不純物領域１２と埋込領域１７とに接し、ｐ型を有し、かつ埋込領域１７よりも低い不純物濃度を有するベース領域１３がエピタキシャル成長により形成される。
次に、ｎ型ソース領域形成工程（Ｓ５０：図６）が実施される。図１２を参照して、ベース領域１３上にイオン注入マスク３３が形成される。イオン注入マスクは、たとえばＴＥＯＳ酸化膜を含む材料からなり、イオン注入マスク３１の厚みはたとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いてイオン注入マスク３３に対してＲＦエッチングが行われる。これにより、ソース領域１４が形成される領域上に、たとえば８０ｎｍ程度のスルー膜が残される。次に、スルー膜を有するイオン注入マスク３３を用いて、炭化珪素エピタキシャル層５のベース領域１３に対してイオン注入が実施される。たとえばＰ（リン）イオンが、矢印の方向にスルー膜を通して炭化珪素エピタキシャル層５のベース領域１３内にイオン注入されることにより、ｎ型を有するソース領域１４が形成される（図１２参照）。好ましくは、ソース領域１４を形成する工程において、第１の主面１０ａの法線方向から、オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向に、たとえばリンイオンが注入される。オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向とは、たとえば＜１−１００＞方向である。以上のように、ｎ型を有し、かつベース領域１３によって第１不純物領域１２から隔てられるソース領域１４が形成される。
次に、ｐ型コンタクト領域形成工程（Ｓ６０：図６）が実施される。図１３を参照して、ベース領域１３およびソース領域１４上にイオン注入マスク３４が形成される。イオン注入マスクは、たとえばＴＥＯＳ酸化膜を含む材料からなり、イオン注入マスク３１の厚みはたとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いてイオン注入マスク３４に対してＲＦエッチングが行われる。これにより、コンタクト領域１８が形成される領域上に、たとえば８０ｎｍ程度のスルー膜が残される。次に、スルー膜を有するイオン注入マスク３４を用いて、炭化珪素エピタキシャル層５のベース領域１３に対してイオン注入が実施される。たとえばアルミニウムイオンが、埋込領域１７に達する深さまで、ベース領域１３に対して注入される。これにより、ソース領域１４およびベース領域１３の各々に挟まれ、炭化珪素基板１０の第１の主面１０ａと埋込領域１７とを繋ぐように形成され、かつ導電型がｐ型のコンタクト領域１８が形成される（図１３参照）。好ましくは、コンタクト領域１８を形成する工程において、第１の主面１０ａの法線方向から、オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向に、たとえばアルミニウムイオンが注入される。オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向とは、たとえば＜１−１００＞方向である。
次に、活性化アニール工程が実施される。イオン注入マスク３４が、炭化珪素基板１０の第１の主面１０ａから除去された後、炭化珪素基板１０の第１の主面１０ａが保護膜により覆われる。次に、炭化珪素基板１０が、アルゴン雰囲気中において、たとえば１６５０℃以上１７５０℃以下の温度で３０分間程度加熱される。これにより、ベース領域１３が含んでいるアルミニウムなどのｐ型不純物と、ソース領域１４が含んでいるリンなどのｎ型不純物と、コンタクト領域１８が含むアルミニウムなどのｐ型不純物とが活性化される。
次に、トレンチ形成工程（Ｓ７０：図６）が実施される。図１４を参照して、ソース領域１４およびコンタクト領域１８上にエッチングマスク３５が形成される。エッチングマスク３５、たとえばＴＥＯＳ酸化膜を含む材料からなり、エッチングマスク３５の厚みはたとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いて、トレンチＴＲが形成される領域上のエッチングマスク３５に対してＲＦエッチングが行われるによりエッチングマスク３５に開口が形成される。次に、トレンチＴＲが形成される領域上に開口が形成されたエッチングマスク３５を用いて、炭化珪素基板１０に対してエッチングが行われる。たとえば、ＳＦ6およびＯ2を用いて、炭化珪素基板１０に対してＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマエッチングが行われる。これにより、炭化珪素基板１０の第１の主面１０ａに連接する側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有するトレンチＴＲが形成される。ソース領域１４と、ベース領域１３と、第１不純物領域１２とはトレンチＴＲの側部ＳＷに露出し、かつ第１不純物領域１２はトレンチＴＲの底部ＢＴに露出する。
図３および図１４を参照して、方向ａ２１方向に沿ったトレンチＴＲの周期は、方向ａ２方向に沿った埋込領域１７の周期と同じである。トレンチＴＲの周期が、埋込領域１７の周期と同じとは、隣接する２つのトレンチＴＲの間隔が、隣接する２つの埋込領域１７の間隔とほぼ同じことを意味し、アライメント誤差などがあっても構わない。言い換えれば、１つのトレンチＴＲに対して対応する１つの埋込領域１７が設けられていればよい。以上のように、ベース領域１３とソース領域１４とを貫通して第１不純物領域１２に至る側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有し、かつ埋込領域１７と同じ周期で配置されたトレンチＴＲが形成される。
好ましくは、トレンチＴＲを形成する工程において、トレンチＴＲの側部ＳＷが埋込領域１７から第１不純物領域１２によって離間されるようにトレンチＴＲが形成される。炭化珪素基板１０の第１の主面１０ａと平行な方向における、トレンチＴＲの側部ＳＷと、側部ＳＷに対向する埋込領域１７の側面との距離Ｄ（図１参照）は０．２μｍ以上５μｍ以下である。好ましくは、炭化珪素基板１０の第１の主面１０ａの法線方向におけるトレンチＴＲの深さＨは、０．３μｍ以上３μｍ以下であり、かつ炭化珪素基板１０の第１の主面１０ａと平行な方向におけるトレンチＴＲの幅よりも小さい。
好ましくは、炭化珪素基板１０の第１の主面１０ａは、｛０００１｝面からオフ方向ａ１にオフした面である。図４に示すように、トレンチＴＲの側部ＳＷは、第１側部ＳＷ１と、第２側部ＳＷ２とを含む。トレンチＴＲの第１側部ＳＷ１は、オフ方向ａ１に垂直であり、かつ第１の主面１０ａの法線方向と垂直な方向ａ２１の面方位を有する面である。トレンチＴＲの第２側部ＳＷ２は、面内オフ方向ａ１１の面方位を有する面である。
好ましくは、トレンチＴＲを形成する工程において、第１の主面１０ａの法線方向から見て、トレンチＴＲの底部ＢＴの角部ＣＲが埋込領域１７に重なるようにトレンチＴＲが形成される。図４を参照して、埋込領域１７は、第１埋込領域１７ａと、第２埋込領域１７ｂとを含んでいてもよい。平面視において、第１埋込領域１７ａは、トレンチＴＲの側部ＳＷ全体を囲うように形成される。第２埋込領域１７ｂは、平面視において、トレンチＴＲの底部ＢＴの４つの角部ＣＲと重なるように形成される。言い換えれば、第１の主面１０ａの法線方向から見て、埋込領域１７が、トレンチＴＲの底部ＢＴの角部ＣＲに重なるように配置され、隣り合う２つの角部ＣＲに挟まれた領域においては底部ＢＴと重ならないように、底部ＢＴの外側に配置されるようにトレンチＴＲが形成される。
次に、ゲート酸化膜形成工程（Ｓ８０：図６）が実施される。具体的には、第１の主面１０ａにトレンチＴＲが形成された炭化珪素基板１０が加熱炉内に配置される。加熱炉に対して酸素を導入し、たとえば１１００℃以上１２００℃以下の温度で炭化珪素基板１０をドライ酸化することにより、トレンチＴＲの側部ＳＷおよび底部ＢＴに接するゲート絶縁膜１５が形成される。ゲート絶縁膜１５は、トレンチＴＲの側部ＳＷにおいて、第１不純物領域１２と、ベース領域１３と、ソース領域１４とに接し、かつトレンチＴＲの底部ＢＴにおいて第１不純物領域１２と接する（図１５参照）。ゲート絶縁膜１５の厚みは、たとえば９０ｎｍ程度である。
次に、ＮＯアニール工程が実施される。具体的には、窒素を含む雰囲気中において第１の主面１０ａにおいてゲート絶縁膜１５が形成された炭化珪素基板１０が、たとえば１２５０℃以上１３５０℃の温度で熱処理される。窒素を含む気体とは、たとえば窒素で１０％希釈された一酸化二窒素などである。好ましくは、ゲート絶縁膜１５が形成された炭化珪素基板１０が、窒素を含む気体中においてたとえば６０分程度保持される。
次に、ゲート絶縁膜１５により形成された溝を埋めるようにゲート電極２７が形成される。ゲート電極２７は、たとえば不純物を含むポリシリコンを含む材料からなる。次に、ゲート電極２７を覆い、かつコンタクト領域１８とソース領域１４とに接するように層間絶縁膜２１が形成される。層間絶縁膜２１は、たとえばＴＥＯＳ酸化膜と、ＰＳＧとを含む。
次に、ソース電極１６が形成される予定の領域において層間絶縁膜２１が除去されることにより、ソース領域１４およびコンタクト領域１８の各々が、層間絶縁膜２１から露出する。次に、ソース電極１６が、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４およびコンタクト領域１８の双方と接するように、たとえばスパッタリングにより形成される。ソース電極１６は、たとえばＮｉおよびＴｉを含む。好ましくは、ソース電極１６は、ＴｉＡｌＳｉを含む材料からなる。次に、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４およびコンタクト領域１８の各々に接して設けられたソース電極１６が形成された炭化珪素基板１０に対して、たとえば９００℃以上１１００℃以下のＲＴＡ(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ)が２分程度実施される。これにより、ソース電極１６の少なくとも一部が、炭化珪素基板が含む珪素と反応してシリサイド化する。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、ソース領域１４およびコンタクト領域１８の各々とオーミック接合する。
図１を参照して、ソース電極１６に接し、かつ層間絶縁膜２１を覆うようにソース配線１９が形成される。ソース配線１９は、好ましくはＡｌを含む材料からなり、たとえばＡｌＳｉＣｕを含む材料からなる。次に、ソース配線１９を覆うように保護膜２４が形成される。保護膜２４は、たとえば窒化膜とポリイミドとを含む材料からなる。次に、炭化珪素基板１０の第２の主面１０ｂと接して、たとえばＮｉＳｉからなるドレイン電極２０が形成される。ドレイン電極２０は、たとえばＴｉＡｌＳｉなどであっても構わない。ドレイン電極２０の形成は、好ましくはスパッタリング法により実施されるが、蒸着により実施されても構わない。当該ドレイン電極２０が形成された後、当該ドレイン電極２０がたとえばレーザーアニールにより加熱される。これにより、当該ドレイン電極２０の少なくとも一部がシリサイド化し、炭化珪素単結晶基板１１とオーミック接合するドレイン電極２０が形成される。以上のように、図１に示すＭＯＳＦＥＴ１が製造される。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第１不純物領域１２に対してイオン注入を行うことより埋込領域１７が形成された後、第１不純物領域１２と埋込領域１７とに接して、埋込領域１７よりも低い不純物濃度を有するベース領域１３がエピタキシャル成長により形成される。そのため、ベース領域１３を形成した後にベース領域１３の表面からイオン注入することにより埋込領域１７を形成する場合と比較して、イオン注入エネルギーを低減することができる。結果として、高イオン注入エネルギーのためにイオンのチャネリングおよび多重散乱が発生し、イオン注入された不純物が拡がることで電流の流れを妨げることを抑制することができる。また第１不純物領域１２と埋込領域１７とで形成されるｐｎ接合が炭化珪素基板１０の第１の主面１０ａから深く離れた位置に形成されるため、トレンチＴＲにおける電界を効果的に遮断することができる。さらにチャネルとなる第２不純物領域１３がエピタキシャル成長により形成されるため、高品質のチャネルを実現することができる。
また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、トレンチＴＲを形成する工程において、トレンチＴＲの側部ＳＷが埋込領域１７から第１不純物領域１２によって離間されるようにトレンチＴＲが形成される。第１の主面１０ａと平行な方向における、トレンチＴＲの側部ＳＷと、側部ＳＷに対向する埋込領域１７の側面との距離は０．２μｍ以上５μｍ以下である。トレンチＴＲの側部ＳＷと埋込領域１７の側面との距離Ｄが０．２μｍよりも小さい場合、チャネルからの電流の拡がりが妨げられオン抵抗が増加する。トレンチＴＲの側部ＳＷと埋込領域１７の側面との距離Ｄが５μｍよりも大きい場合、埋込領域１７によってトレンチＴＲの底部ＢＴにおける電界が遮蔽される効果が低減する。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第１の主面１０ａの法線方向におけるトレンチＴＲの深さＨ１は、０．３μｍ以上３μｍ以下であり、かつ第１の主面１０ａと平行な方向におけるトレンチＴＲの幅よりも小さい。トレンチＴＲの深さＨ１が０．３μｍよりも小さい場合、チャネルの形成が困難となる。トレンチＴＲの深さＨ１が３μｍよりも大きい場合、トレンチの形状を制御することが困難となる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０の第１の主面１０ａは、｛０００１｝面からオフ方向にオフした面である。トレンチＴＲの側部ＳＷは、オフ方向に垂直であり、かつ第１の主面１０ａの法線方向と垂直な面方位を有する面ＳＷ１を含む。オフ方向と直角方向の法線を有する面を主なトレンチの側壁とすることにより、側壁の面方位のずれを最小限にすることができる。またオフ方向がたとえば＜１１−２０＞方向である場合、より平坦な炭化珪素エピタキシャル層５を形成することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、埋込領域１７を形成する工程は、第１の主面１０ａの法線方向から、オフ方向に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向にイオン注入が行われる。オフ方向に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向にイオン注入が行われることにより、効果的にチャネリングを抑制することができる。また耐圧の劣化が発生しやすいトレンチＴＲの底部ＢＴの角部ＣＲに埋込領域１７を形成する場合に、埋込領域１７の位置ずれが発生することを効果的に抑制することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、トレンチＴＲを形成する工程において、第１の主面１０ａの法線方向から見て、トレンチＴＲの底部ＢＴの角部ＣＲが埋込領域１７に重なるようにトレンチＴＲが形成される。これにより、耐圧の劣化が発生しやすいトレンチＴＲの底部ＢＴの角部ＣＲにおける電界を遮蔽することができる。
実施の形態１に係るＭＯＳＦＥＴ１によれば、埋込領域１７における、ベース領域１３の不純物濃度の４倍の不純物濃度を有する位置の中でベース領域１３に最も近い位置から、ベース領域１３と埋込領域１７との境界部までの、第１の主面１０ａの法線方向に沿った距離は０．３μｍ以下である。これにより、埋込領域１７で、十分に電界を遮蔽してソース部の容量を低減する効果がある。
また実施の形態１に係るＭＯＳＦＥＴ１によれば、第１の主面１０ａの法線方向から見て、トレンチＴＲの底部ＢＴの角部ＣＲは、埋込領域１７と重なるように配置されている。これにより、耐圧の劣化が発生しやすいトレンチＴＲの底部ＢＴの角部ＣＲにおける電界を遮蔽することができる。
（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。実施の形態２に係るＭＯＳＦＥＴは、埋込領域１７がトレンチＴＲの底部ＢＴに接している点において実施の形態１に係るＭＯＳＦＥＴと異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴと同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１６を参照して、埋込領域１７は、トレンチＴＲの底部ＢＴから第２の主面１０ｂに向かって延在するように設けられている。埋込領域１７の側部および下端部の各々は、第１不純物領域１２と接する。埋込領域１７は、ｐ型を有し、ベース領域１３よりも高い不純物濃度を有する。埋込領域１７は、炭化珪素基板１０内の一部の領域においてコンタクト領域１８と短絡（接続）されている。ゲート絶縁膜１５は、トレンチＴＲの底部ＢＴにおいて、埋込領域１７および第１不純物領域１２の双方に接している。コンタクト領域１８は、ベース領域１３を貫通しておらず、コンタクト領域１８の下端部は、ベース領域１３の下端部よりも第１の主面１０ａ側に位置する。
好ましくは、第１の主面１０ａと平行な方向における、埋込領域１７の幅Ｗ１は、トレンチＴＲの底部ＢＴの幅Ｗ２よりも小さい。トレンチＴＲの底部ＢＴの幅Ｗ２から埋込領域１７の幅Ｗ１を差し引いた値は、たとえば０．１μｍ以上０．４μｍ以下である。第１の主面１０ａの法線方向から見た場合、埋込領域１７は、トレンチの底部ＢＴからはみ出ないように形成されていることが好ましい。トレンチＴＲの底部ＢＴの幅Ｗ２を埋込領域１７の幅Ｗ１よりも０．１μｍ以上大きくすることにより、埋込領域１７の側面からの空乏層に妨げられることなく、チャネルから流れる電流が広がるのでオン抵抗を低減することができる。トレンチＴＲの底部ＢＴの幅Ｗ２を埋込領域１７の幅Ｗ１よりも０．４μｍ以下小さくすることにより、トレンチＴＲの側部ＳＷと底部ＢＴとが接続する角部に電界が集中することを抑制することができる。
図１６を参照して、断面視（炭化珪素基板１０の第１の主面１０ａと平行な方向に沿った視野、つまり図１６の視野）において、トレンチＴＲは、埋込領域１７と同じ対称軸を有し、当該対称軸に対して線対称（左右対称）であることが好ましい。トレンチＴＲの形状が左右対称であることにより、電界が局所的に集中することを抑制することができる。
次に、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。実施の形態２に係るＭＯＳＦＥＴの製造方法は、トレンチを形成する工程において、埋込領域がトレンチの底部に露出するようにトレンチが形成される点において実施の形態１に係るＭＯＳＦＥＴの製造方法と異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴの製造方法と同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図７および図８を参照して、実施の形態１で説明した方法と同様の方法により、ｎ型エピタキシャル層形成工程（Ｓ１０：図６）が実施される。次に、ｐ型埋込領域形成工程（Ｓ２０：図６）が実施される。具体的には、図１７を参照して、炭化珪素エピタキシャル層５の第１不純物領域１２上にイオン注入マスク３１が形成される。イオン注入マスクは、ＴＥＯＳ酸化膜を含む材料からなり、イオン注入マスク３１の厚みはたとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いてイオン注入マスク３１に対してＲＦエッチングが行われる。これにより、イオン注入が行われる予定の部分上に、たとえば８０ｎｍ程度のスルー膜が残される。次に、スルー膜を有するイオン注入マスク３１を用いて、炭化珪素エピタキシャル層５の第１不純物領域１２に対してイオン注入が実施される。たとえばＡｌ（アルミニウム）イオンが、スルー膜を通して炭化珪素エピタキシャル層５内に対して矢印の方向にイオン注入されることにより、ｐ型を有し、かつベース領域１３よりも高い不純物濃度を有する埋込領域１７が形成される（図１７参照）。断面視において、埋込領域１７は、間隔を隔てて配置されている複数の埋込領域１７の部分を有する。つまり、断面視において、埋込領域１７は、炭化珪素基板１０の第１の主面１０ａと平行な方向であって、かつ方向ａ２１方向（図３参照）に沿って周期的に配置されている。
第２の主面１０ｂ側の埋込領域１７の不純物濃度が、第１の主面１０ａ側の埋込領域１７の不純物濃度よりも高くなるように、加速電圧およびドーズ量などのイオン注入の条件が調整される。好ましくは、埋込領域１７を形成する工程において、第１の主面１０ａの法線方向から、オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向に、たとえばアルミニウムイオンが注入される。オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向とは、たとえば＜１−１００＞方向である。以上のように、第１不純物領域１２に対してイオン注入を行うことより、ｎ型とは異なるｐ型を有し、かつ周期的に配置された埋込領域１７が形成される。
次に、実施の形態１で説明した方法と同様の方法により、ｐ型エピタキシャル層形成工程（Ｓ４０：図６）およびｎ型ソース領域形成工程（Ｓ５０：図６）が実施される。
次に、ｐ型コンタクト領域形成工程（Ｓ６０：図６）が実施される。図１８を参照して、ベース領域１３およびソース領域１４上にイオン注入マスク３４が形成される。イオン注入マスクは、たとえばＴＥＯＳ酸化膜を含む材料からなり、イオン注入マスク３１の厚みはたとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いてイオン注入マスク３４に対してＲＦエッチングが行われる。これにより、コンタクト領域１８が形成される領域上に、たとえば８０ｎｍ程度のスルー膜が残される。次に、スルー膜を有するイオン注入マスク３４を用いて、炭化珪素エピタキシャル層５のベース領域１３に対してイオン注入が実施される。たとえばアルミニウムイオンが、ソース領域１４の下端部よりも第２の主面１０ｂ側であって、かつベース領域１３の下端部１３ａよりも第１の主面１０ａ側である深さまで、ベース領域１３およびソース領域１４の各々に対して注入される。これにより、ソース領域１４およびベース領域１３の一部の各々に挟まれ、かつ導電型がｐ型のコンタクト領域１８が形成される（図１８参照）。
次に、トレンチ形成工程（Ｓ７０：図６）が実施される。図１９を参照して、ソース領域１４およびコンタクト領域１８上にエッチングマスク３５が形成される。エッチングマスク３５、たとえばＴＥＯＳ酸化膜を含む材料からなり、エッチングマスク３５の厚みはたとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いて、トレンチＴＲが形成される領域上のエッチングマスク３５に対してＲＦエッチングが行われるによりエッチングマスク３５に開口が形成される。次に、トレンチＴＲが形成される領域上に開口が形成されたエッチングマスク３５を用いて、炭化珪素基板１０に対してエッチングが行われる。たとえば、ＳＦ6およびＯ2を用いて、炭化珪素基板１０に対してＥＣＲプラズマエッチングが行われる。これにより、炭化珪素基板１０の第１の主面１０ａに連接する側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有するトレンチＴＲが形成される。ソース領域１４と、ベース領域１３と、第１不純物領域１２とはトレンチＴＲの側部ＳＷに露出し、かつ第１不純物領域１２と埋込領域１７とはトレンチＴＲの底部ＢＴに露出する。言い換えれば、埋込領域１７がトレンチＴＲの底部ＢＴに露出するようにトレンチＴＲが形成される。
図３および図１９を参照して、方向ａ２１方向に沿ったトレンチＴＲの周期は、方向ａ２方向に沿った埋込領域１７の周期と同じである。具体的には、複数のトレンチＴＲの底部ＢＴの各々に接して、対応する１つの埋込領域１７が設けられている。以上のように、ベース領域１３とソース領域１４とを貫通して第１不純物領域１２に至る側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有し、かつ埋込領域１７と同じ周期で配置されたトレンチＴＲが形成される。好ましくは、炭化珪素基板１０の第１の主面１０ａの法線方向におけるトレンチＴＲの深さＨは、０．３μｍ以上３μｍ以下であり、かつ炭化珪素基板１０の第１の主面１０ａと平行な方向におけるトレンチＴＲの幅よりも小さい。
好ましくは、炭化珪素基板１０の第１の主面１０ａと平行な方向における、トレンチＴＲの底部ＢＴの幅は、埋込領域１７の幅よりも大きくなるようにトレンチＴＲが形成される。図１６を参照して、トレンチＴＲの底部ＢＴの幅Ｗ２から埋込領域１７の幅Ｗ１を差し引いた値は、たとえば０．１μｍ以上０．４μｍ以下である。好ましくは、第１の主面１０ａの法線方向から見た場合、埋込領域１７が、トレンチの底部ＢＴからはみ出ないようにトレンチＴＲが形成される。
次に、実施の形態１で説明した方法と同様の方法により、ゲート酸化膜形成工程（Ｓ８０：図６）およびゲート電極形成工程（Ｓ９０：図６）などが実施されることにより、図１６に示すＭＯＳＦＥＴが製造される。
次に、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、トレンチＴＲを形成する工程において、埋込領域１７がトレンチＴＲの底部ＢＴに露出するようにトレンチＴＲが形成される。これにより、トレンチＴＲの底部ＢＴが効果的に高電界から遮蔽されることにより、耐圧を向上させることができる。
また実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、第１の主面１０ａと平行な方向における、トレンチＴＲの底部ＢＴの幅は、埋込領域１７の幅よりも大きい。これにより、埋込領域１７の側面から広がる空乏層によって電流の流れが妨げられることを抑制することができる。結果として、オン抵抗を低減することができる。
（実施の形態３）
次に、本発明の実施の形態３に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。実施の形態３に係るＭＯＳＦＥＴは、第１不純物領域１２が、第１領域１２ａと、第２領域１２ｂと、第３領域１２ｃとを有している点において実施の形態１に係るＭＯＳＦＥＴと異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴと同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図２０を参照して、第１不純物領域１２は、バッファ層２２上に設けられた第３領域１２ｃと、第３領域１２ｃ上に設けられた第２領域１２ｂと、第２領域１２ｂ上に設けられた第１領域１２ａとを有する。第１領域１２ａは、ベース領域１３と接する。第２領域１２ｂは、第１領域１２ａと接し、第１領域１２ａから見てベース領域１３と反対側に位置する。第３領域１２ｃは、第２領域１２ｂと接し、第２領域１２ｂから見て第１領域１２ａと反対側に位置する。
第１領域１２ａと、第２領域１２ｂと、第３領域１２ｃとは、たとえば窒素などのｎ型不純物を含んでおり、ｎ型を有する。第２領域１２ｂは、第１領域１２ａよりも高い不純物濃度を有する。第３領域１２ｃは、第２領域１２ｂよりも低い不純物濃度を有する。好ましくは、第１領域１２ａが含む窒素などの不純物の濃度は、１．５×１０16ｃｍ-3以下である。第１領域１２ａが含む窒素などの不純物の濃度は、第３領域１２ｃが含む窒素などの不純物の濃度よりも高くてもよい。好ましくは、第２領域１２ｂが含む窒素などの不純物の濃度は、２×１０16ｃｍ-3以上である。第２領域１２ｂが含む窒素などの不純物の濃度は、２×１０17ｃｍ-3以下であってもよい。第２領域１２ｂが含む窒素などの不純物の濃度が２×１０17ｃｍ-3以下であれば、埋込領域１７において電界集中することで埋込領域１７が破壊されることを抑制することができる。
好ましくは、第１の主面１０ａの法線方向に沿った第１領域１２ａの厚みＨ２は、０．１μｍ以上０．５μｍ以下であり、より好ましくは０．１μｍ以上０．４μｍ以下である。第１領域１２ａの厚みＨ２を０．１μｍ以上とすることにより、トレンチＴＲにおける電界集中を効果的に抑制することで耐圧を向上することができる。第１領域１２ａの厚みＨ２を０．５μｍ以下とすることにより、オン抵抗が増加することを抑制することができる。好ましくは、第１の主面１０ａの法線方向に沿った第２領域１２ｂの厚みは、０．３μｍ以上２μｍ以下である。第２領域１２ｂの厚みＨ３を０．３μｍ以上とすることにより、キャリアを効果的にトレンチＴＲに集めることにより、オン抵抗を低減することができる。第２領域１２ｂの厚みＨ３を２μｍ以下とすることにより、オン抵抗が増加することを抑制することができる。
好ましくは、第２の主面１０ｂ側の埋込領域１７の端部は、第２領域１２ｂに接している。埋込領域１７の側部は、第１領域１２ａおよび第２領域１２ｂの各々と接している。第１の主面１０ａの法線方向に沿った埋込領域１７の厚みは、第１領域１２ａの厚みよりも大きい。断面視において、第１領域１２ａと、第２領域１２ｂの一部は、２つの埋込領域１７の部分に挟まれるように形成されている。第２の主面１０ｂ側の埋込領域１７の端部は、第２領域１２ｂと第３領域１２ｃとの境界部よりも第２の主面１０ｂ側に位置していてもよい。つまり、第２の主面１０ｂ側の埋込領域１７の端部は、第３領域１２ｃに接していてもよい。
炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接する側部ＳＷと、側部ＳＷと連接する底部ＢＴとを有するトレンチＴＲが形成されている。トレンチＴＲの側部ＳＷは、ソース領域１４およびベース領域１３の各々を貫通し、第１領域１２ａに至り、トレンチＴＲの底部ＢＴは、第１領域１２ａに位置する。つまり、第１領域１２ａと、ベース領域１３と、ソース領域１４とはトレンチの側部ＳＷに接し、第１領域１２ａはトレンチＴＲの底部ＢＴに接する。
ゲート絶縁膜１５は、たとえば二酸化珪素からなり、トレンチＴＲの側部ＳＷと、底部ＢＴとに接するように設けられている。ゲート絶縁膜１５は、トレンチＴＲの側部ＳＷにおいて、第１領域１２ａと、ベース領域１３と、ソース領域１４とに接し、トレンチＴＲの底部ＢＴにおいて、第１領域１２ａと接する。好ましくは、トレンチＴＲの底部ＢＴは、第２領域１２ｂおよび第３領域１２ｃの各々から離間して設けられている。
次に、実施の形態３に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。実施の形態３に係るＭＯＳＦＥＴの製造方法は、第１領域を形成する工程と、第２領域を形成する工程とを有している点において実施の形態１に係るＭＯＳＦＥＴの製造方法と異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴの製造方法と同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図７〜図１０を参照して、実施の形態１で説明した方法と同様の方法により、ｎ型エピタキシャル層形成工程（Ｓ１０：図６）およびｐ型埋込領域形成工程（Ｓ２０：図６）などが実施される。
次に、ｎ型第２領域形成工程が実施される。具体的には、イオン注入マスク３１の中で第２領域１２ｂが形成される予定の領域上の部分が除去され、たとえば８０ｎｍの厚みを有するスルー膜３２が残される。次に、スルー膜３２上から矢印の方向に、埋込領域１７および第３領域１２ｃの双方に対してたとえば窒素イオンが注入される。これにより、断面視において、２つの埋込領域１７の部分に挟まれた領域に第２領域１２ｂが形成される。
次に、ｎ型第１領域形成工程が実施される。具体的には、スルー膜３２上から矢印の方向に、埋込領域１７および第２領域１２ｂの双方に対してたとえば窒素イオンが注入される。これにより、スルー膜３２と第２領域１２ｂとに挟まれた領域に第１領域１２ａが形成される（図２１参照）。好ましくは、第２領域１２ｂを形成する工程におけるイオン注入エネルギー（加速電圧）は、第１領域１２ａを形成する工程におけるイオン注入エネルギー（加速電圧）よりも大きい。言い換えれば、第１の加速電圧を用いて第３領域１２ｃに対してたとえば窒素イオンが注入された後に、第１の加速電圧よりも小さい第２の加速電圧を用いて第２領域１２ｂに対してたとえば窒素イオンが注入される。次に、埋込領域１７および第１領域１２ａの表面からスルー膜３２が除去される。
好ましくは、第１領域１２ａおよび第２領域１２ｂを形成する工程において、第１の主面１０ａの法線方向から、オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向に対して２°以上１０°以下傾いた方向に、たとえば窒素イオンが注入される。オフ方向ａ１に垂直であり、かつ第１の主面１０ａに平行な方向とは、たとえば＜１−１００＞方向である。
以上のようにして、埋込領域１７に挟まれた領域において、第１領域１２ａと、第１領域１２ａよりも不純物濃度の高い第２領域１２ｂとが形成される。好ましくは、第１領域１２ａの不純物濃度は、１．５×１０16ｃｍ-3以下である。好ましくは、第２領域１２ｂの不純物濃度は、２×１０16ｃｍ-3以上である。好ましくは、第１の主面１０ａの法線方向に沿った第１領域１２ａの厚みは、０．１μｍ以上０．５μｍ以下である。好ましくは、第１の主面１０ａの法線方向に沿った第２領域１２ｂの厚みは、０．３μｍ以上２μｍ以下である。なお、上記では、ｐ型埋込領域形成工程が実施された後に、ｎ型第２領域形成工程およびｎ型第１領域形成工程が実施される場合について説明したが、ｎ型第２領域形成工程およびｎ型第１領域形成工程が実施された後に、ｐ型埋込領域形成工程が実施されてもよい。
次に、実施の形態１で説明した方法と同様の方法により、ｐ型エピタキシャル層形成工程（Ｓ４０：図６）、ｎ型ソース領域形成工程（Ｓ５０：図６）、ｐ型コンタクト領域形成工程（Ｓ６０：図６）、トレンチ形成工程（Ｓ７０：図６）、ゲート酸化膜形成工程（Ｓ８０：図６）およびゲート電極形成工程（Ｓ９０：図６）などが実施されることにより、図２０に示すＭＯＳＦＥＴ１が製造される。
次に、実施の形態３に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態３に係るＭＯＳＦＥＴ１によれば、第１不純物領域１２は、第２不純物領域１３と接する第１領域１２ａと、第１領域１２ａと接し、第１領域１２ａから見て第２不純物領域１３と反対側に位置し、かつ第１領域１２ａよりも高い不純物濃度を有する第２領域１２ｂと、第２領域１２ｂと接し、第２領域１２ｂから見て第１領域１２ａと反対側に位置し、かつ第２領域１２ｂよりも低い不純物濃度を有する第３領域１２ｃとを有する。これにより、オフ時には、低い不純物濃度を有する第１領域１２ａに空乏層が広がることでトレンチＴＲにおける電界が緩和されることにより、高い耐圧を維持することができる。オン時には、ゲート電極２７に印加される電圧により、高い不純物濃度を有する第２領域１２ｂからキャリアをトレンチＴＲの周りに集めることができる。結果として、高い導電性を実現することができるのでオン抵抗を低減することができる。つまり、オン抵抗を低減し、かつ耐圧を向上可能することができる。
（実施の形態４）
次に、本発明の実施の形態４に係る炭化珪素半導体装置としてのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。実施の形態４に係るＩＧＢＴは、第１不純物領域１２の厚みが１００μｍ程度と厚く、第１不純物領域１２の不純物濃度が５×１０14ｃｍ-3以上１×１０15ｃｍ-3以下程度であり、裏面電極に接してｐ型エピタキシャル層を有し、ｐ型エピタキシャル層に接してキャリア注入領域を有する点において実施の形態１に係るＭＯＳＦＥＴと異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴとほぼ同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図２２を参照して、実施の形態４に係るＩＧＢＴ１は、炭化珪素基板１０と、ゲート電極２７と、ゲート絶縁膜１５と、層間絶縁膜２１と、エミッタ電極１６と、エミッタ配線１９と、コレクタ電極２０と、保護膜２４とを主に有している。
炭化珪素基板１０は、第１不純物領域１２と、ベース領域１３と、エミッタ領域１４と、コンタクト領域１８と、ｐ型エピタキシャル層２９と、キャリア注入領域２８とを主に有している。第１不純物領域１２の厚みは、たとえば１００μｍ程度である。第１不純物領域１２は、たとえば窒素などのｎ型不純物を含み、ｎ型を有する。第１不純物領域１２が含む窒素などの不純物の濃度は、たとえば５×１０14ｃｍ-3以上１×１０15ｃｍ-3以下程度である。
ｐ型エピタキシャル層２９（第２導電型エピタキシャル層２９）は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型を有する。ｐ型エピタキシャル層２９は、炭化珪素基板１０の第２の主面１０ｂを構成し、かつ第１不純物領域１２に接して設けられている。ｐ型エピタキシャル層２９は、炭化珪素基板１０の第２の主面１０ｂにおいてコレクタ電極２０と接する。コレクタ電極２０は、たとえばＴｉおよびＡｌを含む。キャリア注入領域２８は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型を有する。キャリア注入領域２８は、ｐ型エピタキシャル層２９と第１不純物領域１２とに接し、ｐ型エピタキシャル層２９よりも高い不純物濃度を有する。断面視において、キャリア注入領域２８は、周期的に設けられたキャリア注入領域２８の部分を有する。断面視において、キャリア注入領域２８は、トレンチＴＲの短手方向（図３参照）に沿って間隔をあけて周期的に設けられている。好ましくは、キャリア注入領域２８が含むたとえばアルミニウムなどのｐ型不純物の濃度は、埋込領域１７が含むｐ型不純物の濃度と同じか、もしくは埋込領域１７が含む不純物の濃度よりも高い。
次に、実施の形態４に係る炭化珪素半導体装置としてのＩＧＢＴ１の製造方法について説明する。実施の形態４に係るＩＧＢＴの製造方法は、キャリア注入領域２８およびｐ型エピタキシャル層２９を形成する点において実施の形態１に係るＭＯＳＦＥＴの製造方法と異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴの製造方法とほぼ同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
炭化珪素基板１０から炭化珪素単結晶基板１１が除去されることにより、第１不純物領域１２が裏面側に露出する。次に、露出している第１不純物領域１２に対して、裏面側からたとえばアルミニウムなどのｐ型不純物が間隔をあけてイオン注入される。好ましくは、キャリア注入領域２８が含むｐ型不純物の濃度が、埋込領域１７が含むｐ型不純物の濃度と同じか、もしくは埋込領域１７が含むｐ型不純物の濃度よりも高くなるように、ｐ型不純物が第１不純物領域１２に対してイオン注入される。以上のように、炭化珪素基板１０の第２の主面１０ｂ側から第１不純物領域１２に対してイオン注入を行うことにより、ｐ型を有し、周期的に配置されたキャリア注入領域２８が形成される。
次に、キャリア注入領域２８および第１不純物領域１２の双方に接するようにｐ型エピタキシャル層２９がエピタキシャル成長により形成される。ｐ型エピタキシャル層２９は、たとえばアルミニウムなどのｐ型不純物を含んでいる。ｐ型エピタキシャル層２９が形成された後、さらにｐ型エピタキシャル層２９に対してアルミニウムなどのｐ型不純物がイオン注入されてもよい。次に、たとえば、ｐ型エピタキシャル層２９を多結晶炭化珪素基板（図示せず）に接合して表面工程が実施された後、多結晶炭化珪素基板がｐ型エピタキシャル層２９から除去される。
次に、ｐ型エピタキシャル層２９から見て、キャリア注入領域２８と反対側の方向にコレクタ電極２０が形成される。コレクタ電極２０は、たとえばＴｉおよびＡｌを含む。次に、コレクタ電極２０に対してレーザーアニールが行われることにより、コレクタ電極２０とｐ型エピタキシャル層２９とがオーミック接合する。以上のように、図２２に示すＩＧＢＴが製造される。
次に、実施の形態４に係る炭化珪素半導体装置としてのＩＧＢＴ１の作用効果について説明する。
実施の形態４に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素基板１０を形成する工程は、第２の主面１０ｂ側から第１不純物領域１２に対してイオン注入を行うことにより、第２導電型を有し、周期的に配置されたキャリア注入領域２８を形成する工程をさらに含む。これにより、キャリア注入領域２８からキャリアの注入を促進することにより、オン抵抗を低減することができる。
実施の形態４に係る炭化珪素半導体装置１によれば、炭化珪素基板１０は、ｐ型を有し、第２の主面１０ｂを構成し、かつ第１不純物領域１２に接して設けられたｐ型エピタキシャル層２９と、ｐ型を有し、ｐ型エピタキシャル層２９と第１不純物領域１２とに接し、ｐ型エピタキシャル層２９よりも高い不純物濃度を有し、かつ周期的に設けられたキャリア注入領域２８とをさらに含む。これにより、キャリア注入領域２８からキャリアの注入を促進することにより、オン抵抗を低減することができる。
なお上記各実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。またトレンチＴＲの側部ＳＷは、炭化珪素基板１０の第１の主面１０ａに対してほぼ垂直の場合について説明したが、トレンチＴＲの側部ＳＷは、第１の主面１０ａに対して傾斜していてもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ、ＩＧＢＴ）
５ 炭化珪素エピタキシャル層
１０ 炭化珪素基板
１０ａ 第１の主面
１０ｂ 第２の主面
１１ 炭化珪素単結晶基板
１２ 第１不純物領域
１２ａ 第１領域
１２ｂ 第２領域
１２ｃ 第３領域
１３ 第２不純物領域（ベース領域）
１３ａ 端部
１４ 第３不純物領域（ソース領域、エミッタ領域）
１５ ゲート絶縁膜
１６ ソース電極（エミッタ電極）
１７ 埋込領域
１７ａ 第１埋込領域
１７ｂ 第２埋込領域
１８ コンタクト領域
１９ ソース配線（エミッタ配線）
２０ ドレイン電極（コレクタ電極）
２１ 層間絶縁膜
２２ バッファ層
２４ 保護膜
２７ ゲート電極
２８ キャリア注入領域
２９ 第２導電型エピタキシャル層（ｐ型エピタキシャル層）
３１，３３，３４ イオン注入マスク
３２ スルー膜
３５ エッチングマスク
４０ 半導体チップ
４１ ガードリング
ＢＴ 底部
ＣＨ チャネル領域
ＣＲ 角部
ＳＷ 側部
ＳＷ１ 第１側部（面）
ＳＷ２ 第２側部
ＴＲ トレンチ
ａ１ オフ方向
ａ１１ 面内オフ方向
ａ２１ 方向
ｄ１，ｄ２ 不純物濃度

Claims (13)

  1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を形成する工程を備え、
    前記炭化珪素基板を形成する工程は、
    エピタキシャル成長により第１導電型を有する第１不純物領域を形成する工程と、
    前記第１不純物領域に対してイオン注入を行うことより、前記第１導電型とは異なる第２導電型を有し、かつ周期的に配置された埋込領域を形成する工程と、
    前記第１不純物領域と前記埋込領域とに接し、前記第２導電型を有し、かつ前記埋込領域よりも低い不純物濃度を有する第２不純物領域をエピタキシャル成長により形成する工程と、
    前記第１導電型を有し、かつ前記第２不純物領域によって前記第１不純物領域から隔てられる第３不純物領域を形成する工程とを含み、さらに、
    前記第２不純物領域と前記第３不純物領域とを貫通して前記第１不純物領域に至る側部と、前記側部と連接する底部とを有し、かつ前記埋込領域と同じ周期で配置されたトレンチを形成する工程と、
    前記トレンチの前記側部において、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とに接するゲート絶縁膜を形成する工程を備えた、炭化珪素半導体装置の製造方法。
  2. 前記トレンチを形成する工程において、前記トレンチの前記側部が前記埋込領域から前記第１不純物領域によって離間されるように前記トレンチが形成され、
    前記第１の主面と平行な方向における、前記トレンチの前記側部と、前記側部に対向する前記埋込領域の側面との距離は０．２μｍ以上５μｍ以下である、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記トレンチを形成する工程において、前記埋込領域が前記トレンチの前記底部に露出するように前記トレンチが形成される、請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 前記第１の主面と平行な方向における、前記トレンチの前記底部の幅は、前記埋込領域の幅よりも大きい、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記第１の主面の法線方向における前記トレンチの深さは、０．３μｍ以上３μｍ以下であり、かつ前記第１の主面と平行な方向における前記トレンチの幅よりも小さい、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記炭化珪素基板の前記第１の主面は、｛０００１｝面からオフ方向にオフした面であり、
    前記トレンチの前記側部は、前記オフ方向に垂直であり、かつ前記第１の主面の法線方向と垂直な面方位を有する面を含む、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 前記埋込領域を形成する工程は、前記第１の主面の法線方向から、前記オフ方向に垂直であり、かつ前記第１の主面に平行な方向に対して２°以上１０°以下傾いた方向にイオン注入が行われる、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 前記トレンチを形成する工程において、前記第１の主面の法線方向から見て、前記トレンチの前記底部の角部が前記埋込領域に重なるように前記トレンチが形成される、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  9. 前記炭化珪素基板を形成する工程は、前記第２の主面側から前記第１不純物領域に対してイオン注入を行うことにより、前記第２導電型を有し、周期的に配置されたキャリア注入領域を形成する工程をさらに含む、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  10. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられた第３不純物領域と、前記第２導電型を有し、前記第２不純物領域よりも高い不純物濃度を有し、かつ前記第２の主面側の前記第２不純物領域の端部の一部から前記第２の主面に向かって延在する埋込領域と含み、
    前記炭化珪素基板の前記第１の主面には、前記第１の主面と連接する側部と、前記側部と連接する底部とを有するトレンチが形成されており、さらに、
    前記トレンチの前記側部において、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とに接し、かつ前記トレンチの前記底部において前記第１不純物領域と接するゲート絶縁膜とを備え、
    前記埋込領域における、前記第２不純物領域の不純物濃度の４倍の不純物濃度を有する位置の中で前記第２不純物領域に最も近い位置から、前記第２不純物領域と前記埋込領域との境界部までの、前記第１の主面の法線方向に沿った距離は０．３μｍ以下である、炭化珪素半導体装置。
  11. 前記第１の主面の法線方向から見て、前記トレンチの前記底部の角部は、前記埋込領域と重なるように配置されている、請求項１０に記載の炭化珪素半導体装置。
  12. 前記第１不純物領域は、前記第２不純物領域と接する第１領域と、前記第１領域と接し、前記第１領域から見て前記第２不純物領域と反対側に位置し、かつ前記第１領域よりも高い不純物濃度を有する第２領域と、前記第２領域と接し、前記第２領域から見て前記第１領域と反対側に位置し、かつ前記第２領域よりも低い不純物濃度を有する第３領域とを有する、請求項１０または請求項１１に記載の炭化珪素半導体装置。
  13. 前記炭化珪素基板は、前記第２導電型を有し、前記第２の主面を構成し、かつ前記第１不純物領域に接して設けられた第２導電型エピタキシャル層と、前記第２導電型を有し、前記第２導電型エピタキシャル層と前記第１不純物領域とに接し、前記第２導電型エピタキシャル層よりも高い不純物濃度を有し、かつ周期的に設けられたキャリア注入領域とをさらに含む、請求項１０〜請求項１２のいずれか１項に記載の炭化珪素半導体装置。
JP2014068302A 2014-03-28 2014-03-28 炭化珪素半導体装置およびその製造方法 Active JP6287469B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014068302A JP6287469B2 (ja) 2014-03-28 2014-03-28 炭化珪素半導体装置およびその製造方法
PCT/IB2015/053548 WO2015145412A1 (ja) 2014-03-28 2015-05-14 炭化珪素半導体装置およびその製造方法
US15/129,712 US20170133504A1 (en) 2014-03-28 2015-05-14 Silicon carbide semiconductor device, and method for manufacturing same
US15/994,343 US20180286979A1 (en) 2014-03-28 2018-05-31 Method for manufacturing a silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014068302A JP6287469B2 (ja) 2014-03-28 2014-03-28 炭化珪素半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018020216A Division JP6508369B2 (ja) 2018-02-07 2018-02-07 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015192028A true JP2015192028A (ja) 2015-11-02
JP6287469B2 JP6287469B2 (ja) 2018-03-07

Family

ID=54194062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014068302A Active JP6287469B2 (ja) 2014-03-28 2014-03-28 炭化珪素半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US20170133504A1 (ja)
JP (1) JP6287469B2 (ja)
WO (1) WO2015145412A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016066780A (ja) * 2014-09-16 2016-04-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2017092472A (ja) * 2015-11-10 2017-05-25 アナログ デバイシス グローバル Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ
JP2018046163A (ja) * 2016-09-14 2018-03-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018206923A (ja) * 2017-06-02 2018-12-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2019046975A (ja) * 2017-09-01 2019-03-22 トヨタ自動車株式会社 スイッチング装置
JP2019102490A (ja) * 2017-11-28 2019-06-24 株式会社東芝 半導体装置
JP2020150180A (ja) * 2019-03-14 2020-09-17 富士電機株式会社 炭化珪素半導体装置の製造方法
CN113097305A (zh) * 2021-03-26 2021-07-09 深圳市金誉半导体股份有限公司 一种场效应管及其制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10181509B2 (en) * 2015-08-13 2019-01-15 Pakal Technologies, Llc Insulated gate power devices with reduced carrier injection in termination area
CN106558616B (zh) * 2015-09-24 2019-11-12 丰田合成株式会社 纵型场效应晶体管以及电力转换装置
CN108028282B (zh) * 2015-10-16 2021-06-15 富士电机株式会社 半导体装置和半导体装置的制造方法
GB2548126B (en) * 2016-03-09 2021-03-17 Dynex Semiconductor Ltd A SiC trench transistor
JP7176206B2 (ja) * 2018-03-14 2022-11-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体回路装置
JP6927138B2 (ja) * 2018-05-07 2021-08-25 豊田合成株式会社 半導体装置の製造方法
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
CN109244129A (zh) * 2018-11-09 2019-01-18 上海擎茂微电子科技有限公司 一种沟槽型绝缘栅双极型晶体管器件及制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199713A (ja) * 1996-01-16 1997-07-31 Mitsubishi Electric Corp 半導体装置
JP2004140086A (ja) * 2002-10-16 2004-05-13 Toyota Central Res & Dev Lab Inc トレンチゲート型半導体装置
JP2011253837A (ja) * 2010-05-31 2011-12-15 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2013042333A1 (ja) * 2011-09-22 2013-03-28 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
JP2013214661A (ja) * 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199713A (ja) * 1996-01-16 1997-07-31 Mitsubishi Electric Corp 半導体装置
JP2004140086A (ja) * 2002-10-16 2004-05-13 Toyota Central Res & Dev Lab Inc トレンチゲート型半導体装置
JP2011253837A (ja) * 2010-05-31 2011-12-15 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2013042333A1 (ja) * 2011-09-22 2013-03-28 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
JP2013214661A (ja) * 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016066780A (ja) * 2014-09-16 2016-04-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2017092472A (ja) * 2015-11-10 2017-05-25 アナログ デバイシス グローバル Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ
JP2018046163A (ja) * 2016-09-14 2018-03-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018206923A (ja) * 2017-06-02 2018-12-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7081087B2 (ja) 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2019046975A (ja) * 2017-09-01 2019-03-22 トヨタ自動車株式会社 スイッチング装置
JP2019102490A (ja) * 2017-11-28 2019-06-24 株式会社東芝 半導体装置
JP2020150180A (ja) * 2019-03-14 2020-09-17 富士電機株式会社 炭化珪素半導体装置の製造方法
JP7331393B2 (ja) 2019-03-14 2023-08-23 富士電機株式会社 炭化珪素半導体装置の製造方法
CN113097305A (zh) * 2021-03-26 2021-07-09 深圳市金誉半导体股份有限公司 一种场效应管及其制备方法

Also Published As

Publication number Publication date
JP6287469B2 (ja) 2018-03-07
US20170133504A1 (en) 2017-05-11
WO2015145412A1 (ja) 2015-10-01
US20180286979A1 (en) 2018-10-04

Similar Documents

Publication Publication Date Title
JP6287469B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6579104B2 (ja) 炭化珪素半導体装置およびその製造方法
US9978840B2 (en) Silicon carbide semiconductor device and method for manufacturing the same
JP6237408B2 (ja) 炭化珪素半導体装置およびその製造方法
US9716157B2 (en) Silicon carbide semiconductor device
JP6508369B2 (ja) 炭化珪素半導体装置およびその製造方法
US9362121B2 (en) Method of manufacturing a silicon carbide semiconductor device
US20160163800A1 (en) Semiconductor device and method of manufacturing the same
US10381445B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
JP2019057629A (ja) 炭化珪素半導体装置
US9722027B2 (en) Silicon carbide semiconductor device and method for manufacturing the same
WO2015076020A1 (ja) 半導体装置
JP2021077787A (ja) 炭化珪素半導体装置
WO2021095609A1 (ja) 炭化珪素半導体装置
JP2016181591A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20161004

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170830

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180122

R150 Certificate of patent or registration of utility model

Ref document number: 6287469

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250