JP2020150180A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】チャネリングの影響を軽減して、オン電圧が増加することを防止できる炭化珪素半導体装置の製造方法を提供する。【解決手段】第１導電型の炭化珪素半導体基板１のおもて面に、炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層２を形成する。第１半導体層２内に、第２導電型のベース領域３、４を選択的に形成する。第１半導体層２の表面に第２導電型の第２半導体層６を形成する。第２半導体層６の表面層に第１導電型の第１半導体領域７を選択的に形成する。また、ベース領域３、４を、炭化珪素半導体基板１の垂線と３度以上傾けて、第２導電型の不純物を注入することで形成する。【選択図】図１０

Description

この発明は、炭化珪素半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる点が挙げられる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されている。高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。
従来の炭化珪素半導体装置の構造について、縦型ＭＯＳＦＥＴを例に説明する。図２３は、従来の炭化珪素半導体装置の構造を示す断面図である。図２３は、トレンチ型ＭＯＳＦＥＴ１５０の例である。図２３に示すように、ｎ+型炭化珪素基板１０１のおもて面にｎ型バッファ層１１８が堆積され、ｎ型バッファ層１１８のおもて面にｎ-型炭化珪素エピタキシャル層１０２が堆積されている。
ｎ-型炭化珪素エピタキシャル層１０２の内部にｎ+型領域１１７、第１ｐ+型ベース領域１０３、第２ｐ+型ベース領域１０４、ｎ型高濃度領域１０５、ｐ型ベース層１０６が選択的に設けられる。また、ｐ型ベース層１０６の表面にｎ++型ソース領域１０７、ｐ++型コンタクト領域１０８が選択的に設けられる。
また、ｎ++型ソース領域１０７およびｐ型ベース層１０６を貫通して、ｎ型高濃度領域１０５に達するトレンチ１１６が設けられ、トレンチ１１６の内壁に沿って、トレンチ１１６の底部および側壁にゲート絶縁膜１０９が設けられ、トレンチ１１６内のゲート絶縁膜１０９の内側にゲート電極１１０が設けられている。ｐ++型コンタクト領域１０８およびｎ++型ソース領域１０７の表面に、ソース電極１１２が設けられ、ソース電極１１２上には、ソース電極パッド１１５が設けられている。また、炭化珪素半導体基体の第１主面側の全面に、トレンチ１１６に埋め込まれたゲート電極１１０を覆うように層間絶縁膜１１１が設けられている。ソース電極１１２と層間絶縁膜１１１との間に、バリアメタル１１４が設けられている。また、ｎ+型炭化珪素基板１０１の裏面には、裏面電極１１３が設けられている。
第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４を設けることで、トレンチ１１６の底部と深さ方向（ソース電極１１２から裏面電極１１３への方向）に近い位置に、第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４と、ｎ-型炭化珪素エピタキシャル層１０２およびｎ+型領域１１７とのｐｎ接合を形成することができる。このようなｐｎ接合を形成することで、トレンチ１１６の底部のゲート絶縁膜１０９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。
第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４は、ｎ-型炭化珪素エピタキシャル層１０２のおもて面に、ｎ型のエピタキシャル層を成長させた後に、アルミニウム（Ａｌ）等のｐ型のドーパントをイオン注入することにより形成している。
図２４は、炭化珪素半導体ウェハを示す上面図である。上述のトレンチ型ＭＯＳＦＥＴ１５０は、炭化珪素半導体ウェハ上に形成される。ここでは、オリエンテーションフラット１２１と平行な方向をＸ軸方向、垂直な方向をＹ軸方向としている。炭化珪素半導体ウェハ１６０は、炭化珪素半導体ウェハ１６０上に半導体層をエピタキシャル成長させるため、４度のオフ角が設けられている。オフ角規格によりオフ角には±０．５度の誤差がある。図２５は、炭化珪素半導体ウェハのＸ軸方向の断面図である。図２５に示すように、Ｘ軸方向にオフ角が設けられている。
炭化珪素半導体ウェハ１６０にオフ角が設けられているため、チャネリングは起こらないものとして、第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４（以下、ｐ+型ベース領域と称する）をイオン注入で形成する際に、イオンビームにチルト（傾き）を設けずに、炭化珪素半導体ウェハ１６０の中心から０度の角度でイオン注入を従来、行っていた。ここで、結晶構造を持つ炭化珪素半導体ウェハ１６０は、結晶の方向により、原子が密に配列されている部分と、原子が疎となっている部分とがある。チャネリングとは、原子が疎となっている方向からイオン注入を行うと、注入されたイオンは結晶原子に衝突する確率が小さくなり、結晶の奥深くまで注入される確率が高くなることである。
しかしながら、炭化珪素半導体ウェハ１６０の中心から０度の角度でイオン注入を行うと、スキャン方向が一方向のみのシングルスキャンのイオン注入装置（例えば、株式会社アルバック製のイオン注入装置：型番ＩＨ−８６０ＤＳＩＣ）で、６インチ径の炭化珪素半導体ウェハ１６０にイオン注入を行うと、最大１．６度の傾斜が発生する。図２６は、従来の炭化珪素半導体装置の製造方法のイオン注入をＹ軸方向から示す断面図である。このように、スキャン方向がＹ軸方向である場合、Ｙ軸方向で最大１．６度の傾斜が発生する。図２７は、従来の炭化珪素半導体装置の製造方法のイオン注入をＸ軸方向から示す断面図である。このように、スキャン方向がＸ軸方向である場合、Ｘ軸方向で最大１．６度の傾斜が発生する。また、オフ角規格（±０．５度）を考慮すると、イオンビームと炭化珪素半導体ウェハ１６０のおもて面とに、２．４度（４−１．６）、最小１．９度（４−０．５−１．６）の傾斜が発生する。
図２８は、炭化珪素半導体ウェハに形成された炭化珪素半導体装置のＶｏｎを示す上面図である。図２８では、炭化珪素半導体装置のオン電圧（Ｖｏｎ）を１．０Ｖから２．０Ｖまでの１１段階に分類して、炭化珪素半導体ウェハ上のＶｏｎの分布を示している。図２８によると、炭化珪素半導体ウェハの右下の領域ＳにＶｏｎが高い炭化珪素半導体装置が密集している。
図２９は、炭化珪素半導体ウェハに形成された炭化珪素半導体装置のＶｏｎの正規確率分布プロットを示すグラフである。図２９において、横軸はＶｏｎを示し、単位はＶであり、縦軸は標準偏差σを示す。炭化珪素半導体装置のＶｏｎの分布が正規分布になる場合、直線にプロットされるが、図２９では、Ｖｏｎの高い部分が直線から外れている。これは、Ｖｏｎが高い炭化珪素半導体装置が多いため、Ｖｏｎの高い部分の標準偏差σが低くなっているためである。Ｖｏｎの高い炭化珪素半導体装置は不良品となるため、不良品を出さない能力を示す工程能力指数Ｃｐｋ（Ｐｒｏｃｅｓｓ Ｃａｐａｂｉｌｉｔｙ Ｉｎｄｅｘ Ｋａｔａｙｏｒｉ）は、０．５４と低くなっている。
図３０は、炭化珪素半導体ウェハの左側に形成された従来の炭化珪素半導体装置の構造を示す断面図である。例えば、図２８の領域Ｓｌに形成された炭化珪素半導体装置の構造を示す。図３１は、炭化珪素半導体ウェハの中央部に形成された従来の炭化珪素半導体装置の構造を示す断面図である。例えば、図２８の領域Ｓｃに形成された炭化珪素半導体装置の構造を示す。図３２は、炭化珪素半導体ウェハの右側に形成された従来の炭化珪素半導体装置の構造を示す断面図である。例えば、図２８の領域Ｓｒに形成された炭化珪素半導体装置の構造を示す。
図３０〜図３２の構造を比較すると、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）幅、例えば、第１ｐ+型ベース領域１０３と第２ｐ+型ベース領域１０４との間に挟まれるｎ型高濃度領域１０５の幅は同程度の大きさである。しかしながら、図３２の構造では、第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４は、ｎ-型炭化珪素エピタキシャル層１０２内に深く侵入していることがわかる。これにより、ｎ型高濃度領域１０５の幅の狭い部分が増加して、ＪＦＥＴ抵抗が増加して、Ｖｏｎが増加した。
これは、炭化珪素半導体ウェハの右側には、２．４度、最小１．９度の傾斜が発生するために、チャネリングが起き、イオン注入により注入されたイオンがｎ-型炭化珪素エピタキシャル層１０２の深くまで注入されたためである。
ここでは、６インチ径の炭化珪素半導体ウェハの場合について説明してきたが、８インチ径の炭化珪素半導体ウェハでは、最大２．１度の傾斜が発生する。これにより、イオンビームと炭化珪素半導体ウェハ１６０のおもて面とに、１．９度（４−２．１）、最小１．４度（４−０．５−２．１）の傾斜が発生する。このため、６インチ径の場合と同様に、チャネリングが起きる。
この発明は、上述した従来技術による問題点を解消するため、チャネリングの影響を軽減して、オン電圧が増加することを防止できる炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層内に、第２導電型のベース領域を選択的に形成する第２工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板と反対側の表面に第２導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層の表面層に第１導電型の第１半導体領域を選択的に形成する第４工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第５工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第７工程を行う。次に、前記第２半導体層および前記第１半導体領域に接する第１電極を形成する第８工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第９工程を行う。前記第２工程では、前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記炭化珪素半導体基板のオフ角の方向に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記炭化珪素半導体基板のオフ角と異なる方向に前記炭化珪素半導体基板の垂線と７度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記ベース領域の長手方向に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域をストライプ状に形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、前記トレンチをストライプ状に形成し、前記第２工程では、前記トレンチの長手方向に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、前記トレンチの側壁をｍ面に形成し、前記第２工程では、前記炭化珪素半導体基板のオフ角の方向に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、前記トレンチの側壁をａ面に形成し、前記第２工程では、前記炭化珪素半導体基板のオフ角と異なる方向に前記炭化珪素半導体基板の垂線と７度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、前記トレンチを多角形セル状に形成し、前記第２工程では、前記炭化珪素半導体基板のオフ角と異なる方向に前記炭化珪素半導体基板の垂線と７度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記ベース領域は、前記トレンチ間に形成された第１ベース領域と、前記トレンチ底部に形成された第２ベース領域とからなることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで、前記第２半導体層の表面層に前記第１半導体領域と接する第２導電型の第２半導体領域を選択的に形成する第１０工程をさらに含み、前記第３工程では、前記第２半導体層に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することを含み、前記第４工程では、前記炭化珪素半導体基板の垂線と３度以上傾けて、第１導電型の不純物を注入することで前記第１半導体領域を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１導電型の不純物および前記第２導電型の不純物を注入する際に酸化膜マスクを使用することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２導電型の不純物はアルミニウムであることを特徴とする。
上述した発明によれば、第１ｐ+型ベース領域（ベース領域、第１ベース領域）および第２ｐ+型ベース領域（ベース領域、第２ベース領域）をイオン注入により形成する際に、イオン注入のイオンビームに、炭化珪素半導体ウェハの中心からの垂線と３度以上の傾き（チルト）をかけている。これにより、実施の形態では、炭化珪素半導体ウェハのおもて面と一定以上の傾きを持ってイオンが注入されるため、チャネリングの影響を軽減できる。
本発明にかかる炭化珪素半導体装置の製造方法によれば、チャネリングの影響を軽減して、オン電圧が増加することを防止できるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造方法のオフ角と異なる方向に傾きを設けたイオン注入を示す上面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法のオフ角の方向に傾きを設けたイオン注入を示す他の方向の上面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法の図７および図８のイオン注入をＹ軸方向から見た断面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法の図７および図８のイオン注入をＸ軸方向から見た断面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法のオフ角の方向に傾きを設けたイオン注入を示す上面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法の図１１のイオン注入をＹ軸方向から見た断面図である。 実施の形態にかかる炭化珪素半導体装置のＶｏｎを示すグラフである。 炭化珪素半導体ウェハの右側に形成された実施の形態にかかる炭化珪素半導体装置を示す断面図である。 実施の形態および従来のイオン注入の条件を示す表である。 図１５のイオン注入の条件でのＶｏｎを示すグラフである。 図１５のイオン注入の条件での耐圧を示すグラフである。 図１５のイオン注入の条件での酸化膜電界を示すグラフである。 実施の形態にかかる炭化珪素半導体装置の製造方法のイオン注入でのシャドーイングを示す断面図である。 複数のチルト角でイオン注入を行った場合の第１ｐ+型ベース領域の不純物濃度を示すグラフである（リニア軸）。 複数のチルト角でイオン注入を行った場合の第１ｐ+型ベース領域の不純物濃度を示すグラフである（対数軸）。 複数のチルト角でイオン注入を行った場合のＤＳ間のリーク電流を示すグラフである。 従来の炭化珪素半導体装置の構造を示す断面図である。 炭化珪素半導体ウェハを示す上面図である。 炭化珪素半導体ウェハのＸ軸方向の断面図である。 従来の炭化珪素半導体装置の製造方法のイオン注入をＹ軸方向から示す断面図である。 従来の炭化珪素半導体装置の製造方法のイオン注入をＸ軸方向から示す断面図である。 炭化珪素半導体ウェハに形成された炭化珪素半導体装置のＶｏｎを示す上面図である。 炭化珪素半導体ウェハに形成された炭化珪素半導体装置のＶｏｎの正規確率分布プロットを示すグラフである。 炭化珪素半導体ウェハの左側に形成された従来の炭化珪素半導体装置の構造を示す断面図である。 炭化珪素半導体ウェハの中央部に形成された従来の炭化珪素半導体装置の構造を示す断面図である。 炭化珪素半導体ウェハの右側に形成された従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の製造方法で製造される炭化珪素半導体装置の構造は、従来の炭化珪素半導体装置の構造と同様のため、図示を省略する。以下に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図１〜図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１を用意する。ｎ+型炭化珪素基板１には、表面が特定の結晶面に対して所定の角度を有するよう製造されている。この所定の角度をオフ角と呼んでいる。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ+型炭化珪素基板１より低不純物濃度のｎ型低濃度バッファ層１８ａをエピタキシャル成長させる。次に、ｎ型低濃度バッファ層１８ａの表面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ+型炭化珪素基板１より高不純物濃度のｎ型高濃度バッファ層１８ｂをエピタキシャル成長させる。ｎ型低濃度バッファ層１８ａとｎ型高濃度バッファ層１８ｂとをあわせてｎ型バッファ層１８となる。
次に、ｎ型高濃度バッファ層１８ｂの表面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図１に示されている。
次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。これによって、第１ｎ-型炭化珪素エピタキシャル層２ａの内部に、ｎ+型領域１７が形成される。
次に、ｎ+型領域１７を形成するためのイオン注入時に用いたマスクを除去する。次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａを形成する。ｎ+型領域１７を形成した場合の、ｎ+型領域１７のｎ+型炭化珪素基板１と反対側の表面上に、下部第１ｐ+型ベース領域３ａをｎ+型領域１７に重なるように形成する。下部第１ｐ+型ベース領域３ａと同時に、トレンチ１６の底部となる第２ｐ+型ベース領域（第２導電型のベース領域、第２ベース領域）４を形成してもよい。隣り合う下部第１ｐ+型ベース領域３ａと第２ｐ+型ベース領域４との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図２に示されている。
次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ-型炭化珪素エピタキシャル層２ａと第２ｎ-型炭化珪素エピタキシャル層２ｂを合わせてｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２となる。
次に、第２ｎ-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。下部第１ｐ+型ベース領域３ａと上部第１ｐ+型ベース領域３ｂは連続した領域を形成し、第１ｐ+型ベース領域（第２導電型のベース領域、第１ベース領域）３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図３に示されている。
次にｎ-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層（第２導電型の第２半導体層）６を１．３μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。また、ｐ型ベース層６はｎ-型炭化珪素エピタキシャル層２の表面にアルミニウム等のｐ型の不純物をイオン注入することで形成してもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ++型ソース領域（第１導電型の第１半導体領域）７を形成する。ｎ++型ソース領域７の不純物濃度は、ｐ型ベース層３の不純物濃度より高くなるように設定する。次に、ｎ++型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を形成してもよい。ｐ++型コンタクト領域８の不純物濃度は、ｐ型ベース層３の不純物濃度より高くなるように設定する。ここまでの状態が図４に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ++型ソース領域７、ｐ++型コンタクト領域８およびｎ+型領域１７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（ｎ型高濃度領域５を形成しない場合は、ｎ-型炭化珪素エピタキシャル層２、以下（２）と略する）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域６（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図５に示されている。
次に、ｎ++型ソース領域７の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図６に示されている。
層間絶縁膜１１を選択的に除去して炭化珪素半導体基体の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極性を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極（不図示）となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極を残し、ｎ+型ソース領域７およびｐ++型コンタクト領域８とソース電極とを接触させる。次に、コンタクトホール以外のソース電極を選択的に除去する。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極（不図示）を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極上および層間絶縁膜１１の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、ドレイン電極（不図示）の表面に、ドレイン電極パッド（不図示）として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。
実施の形態にかかる炭化珪素半導体装置の製造方法では、下部第１ｐ+型ベース領域３ａ、上部第１ｐ+型ベース領域３ｂおよび第２ｐ+型ベース領域４をイオン注入により形成する際には、イオン注入のイオンビームを、炭化珪素半導体ウェハの中心からの垂線と３度以上の傾き（チルト）をかけている。このため、実施の形態では、炭化珪素半導体ウェハのおもて面と一定以上の傾きを持ってイオンが注入されるため、チャネリングを防止できる。この傾きを設ける方向は、オフ角の方向およびオフ角と異なる方向のどちらでもよい。
炭化珪素半導体ウェハには、炭化珪素半導体基板の結晶方向を示すために、例えば＜１１−２０＞方向にオリエンテーションフラットが設けられている。例えば、炭化珪素半導体基板のエッジを研磨加工して、円周の一部を直線状にすることにより形成されている（図２４参照）。オリエンテーションフラットと平行な方向をＸ軸、垂直な方向をＹ軸とすると、オフ角はＸ軸方法に設けられている（図２７参照）。この場合、オフ角の方向はＸ軸の正の方向であり、オフ角と異なる方向はＹ軸方向である。また、垂線とは、Ｘ軸方向およびＹ軸方向と直交するＺ軸方向の直線のことである。
まず、オフ角と異なる方向に傾きを設ける形態を説明する。図７は、実施の形態にかかる炭化珪素半導体装置の製造方法のオフ角と異なる方向に傾きを設けたイオン注入を示す上面図である。図８は、実施の形態にかかる炭化珪素半導体装置の製造方法のオフ角の方向に傾きを設けたイオン注入を示す他の方向の上面図である。図９は、実施の形態にかかる炭化珪素半導体装置の製造方法の図７および図８のイオン注入をＹ軸方向から見た断面図である。図１０は、実施の形態にかかる炭化珪素半導体装置の製造方法の図７および図８のイオン注入をＸ軸方向から見た断面図である。
図８および図１０に示す例では、炭化珪素半導体ウェハ６０の中心Ｏに到達するイオンビームＬと炭化珪素半導体ウェハ６０の中心Ｏからの垂線Ｎとに、Ｙ軸方向にチルト角θが設けられている。後述するように、このチルト角θは７度以上が好ましい。
次に、オフ角の方向に傾きを設ける形態を説明する。図１１は、実施の形態にかかる炭化珪素半導体装置の製造方法のオフ角の方向に傾きを設けたイオン注入を示す上面図である。図１２は、実施の形態にかかる炭化珪素半導体装置の製造方法の図１１のイオン注入をＹ軸方向から見た断面図である。
図１１および図１２に示す例では、イオンビームの注入口をＸ軸の正の方向に矢印Ａの分移動させることで、イオンビームＬを傾けている。このため、Ｘ軸方向で、炭化珪素半導体ウェハ６０の中心Ｏに到達するイオンビームＬと炭化珪素半導体ウェハ６０の中心Ｏからの垂線Ｎとにチルト角θが設けられている。後述するように、このチルト角θは３度以上が好ましい。オフ角と同じ方向で同じ向きに傾ける場合、オフ角は４度あるため、オフ角の分チルト角θが小さくなっている。
また、下部第１ｐ+型ベース領域３ｂおよび第２ｐ+型ベース領域４をストライプ状に形成する場合、ストライプ状の長手方向に、炭化珪素半導体ウェハ６０の中心Ｏに到達するイオンビームＬと炭化珪素半導体ウェハ６０の中心Ｏからの垂線Ｎとにチルト角θが設けられるようにしてもよい。ストライプ状の長手方向がオフ角と異なる方向である場合、チルト角θは７度以上が好ましく、ストライプ状の長手方向がオフ角の方向でで同じ向きである場合、チルト角θは３度以上が好ましい。
また、トレンチ１６をストライプ状に形成する場合、トレンチ１６のストライプ状の長手方向に、炭化珪素半導体ウェハ６０の中心Ｏに到達するイオンビームＬと炭化珪素半導体ウェハ６０の中心Ｏからの垂線Ｎとにチルト角θが設けられるようにしてもよい。トレンチ１６のストライプ状の長手方向がオフ角と異なる方向である場合、チルト角θは７度以上が好ましく、トレンチ１６のストライプ状の長手方向がオフ角との方向で同じ向きである場合、チルト角θは３度以上が好ましい。
また、トレンチ１６を多角形セル状に形成する場合、オフ角と異なる方向に炭化珪素半導体ウェハ６０の中心Ｏに到達するイオンビームＬと炭化珪素半導体ウェハ６０の中心Ｏからの垂線Ｎとにチルト角θが設けられるようにしてもよい。オフ角と異なる方向にイオン注入することによりチャネリングを防止することができる。
図１３は、実施の形態にかかる炭化珪素半導体装置のＶｏｎを示すグラフである。図１３において、横軸は炭化珪素半導体ウェハにおける結晶面とチルト角０度のイオンビームとの角度（以降、傾斜角と称する）を示し、単位は度である。縦軸は炭化珪素半導体装置のＶｏｎを示し、単位はＶである。図１３は、オフ角の方向に傾き（チルト角０度〜７度）を設けてイオン注入を行い第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を形成した炭化珪素半導体装置のＶｏｎである。
図１３において、炭化珪素半導体ウェハは４度のオフ角があるため、４度の部分が中心の部分である。また、６インチ径の炭化珪素半導体ウェハには、±１．６度の傾斜が発生し、オフ角規格（±０．５度）のため、傾斜角は最小１．９度から最大６．１度までとなる。
図１３によると、チルト角が０度以上１．５度以下の場合、傾斜角が６度に近くなると、Ｖｏｎが大きく上昇していることがわかる。また、チルト角が２度以上２．５度以下の場合、傾斜角が６度に近くなると、Ｖｏｎが上昇していることがわかる。一方、チルト角が３度以上７度以下の場合、傾斜角が６度に近くても、Ｖｏｎが上昇していないことがわかる。このため、チルト角を３度以上にすることで、Ｖｏｎの上昇を抑えることができる。また、オフ角と異なる方向に傾きを設けた場合は、オフ角の４度が無いため、チルト角を７度以上にすることで、Ｖｏｎの上昇を抑えることができる。
ここで、チルト角が大きいほど、炭化珪素半導体ウェハのおもて面とイオンビームとの角度（以降、入射角と称する）が大きくなり、イオンが半導体層の深くまで入らなくなる。このため、チルト角は小さい方がよい。つまり、チルト角はチャネリングを起こさない角度以上で、できるだけ小さい方が好ましい。
また、図１３は６インチ径の炭化珪素半導体ウェハの結果である。８インチ径の炭化珪素半導体ウェハの場合は、±２．１度の傾斜が発生し、オフ角規格（±０．５度）のため、傾斜角は最小１．４度から最大６．６度までとなる。このため、８インチ径の炭化珪素半導体ウェハの場合、６インチ径の炭化珪素半導体ウェハの場合より０．５度程度チルト角を大きくすることが好ましい。例えば、オフ角方向に傾きを設ける場合は、チルト角を３．５度以上にすることで、Ｖｏｎの上昇を抑えることができる。また、オフ角と異なる方向に傾きを設ける場合は、オフ角の４度が無いため、チルト角を７．５度以上にすることで、Ｖｏｎの上昇を抑えることができる。
また、炭化珪素半導体ウェハのオフ角が２度の場合、オフ角方向に傾きを設ける場合は、チルト角を２度大きくすることが好ましい。例えば、６インチ径の炭化珪素半導体ウェハの場合、チルト角を５度以上にすることで、Ｖｏｎの上昇を抑えることができる。８インチ径の炭化珪素半導体ウェハの場合、チルト角を５．５度以上にすることで、Ｖｏｎの上昇を抑えることができる。
図１４は、炭化珪素半導体ウェハの右側に形成された実施の形態にかかる炭化珪素半導体装置を示す断面図である。図１４の構造は、チルト角が７度で第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を形成し、傾斜角が５度程度の領域（図１３のＢ）における炭化珪素半導体装置の構造である。一方、チルト角が０度で第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４を形成し、傾斜角が６度程度の領域（図１３のＡ）における炭化珪素半導体装置の構造は、図３２の構造となる。
図１４と図３２を比べると、図１４では、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４が、ｎ-型炭化珪素エピタキシャル層２に深く侵入していない。このため、ＪＦＥＴ抵抗が増加することなく、Ｖｏｎの上昇を抑えることができる。
ここまでは、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を形成する際に、イオン注入のイオンビームをチルトさせていた。次に、他の領域を形成する際のイオンビームのチルトの効果を説明する。図１５は、実施の形態および従来のイオン注入の条件を示す表である。図１５において、ｐ+型ベース領域は、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を示している。以下の記載でも同様である。
図１５の条件１は、ｐ+型ベース領域、ｎ++型ソース領域１０７、ｎ+型領域１１７のいずれもチルトを行わない従来の炭化珪素半導体装置の製造方法の例である。また、図１５の条件２は、ｐ+型ベース領域のみにＹ軸方向（オフ角と異なる方向）に７度のチルト角を設けてイオン注入を行った実施の形態の例である。また、図１５の条件３は、ｐ+型ベース領域のみにＸ軸方向の正の向き（オフ角の方向）に３度のチルト角を設けてイオン注入を行った実施の形態の例である。図１５の条件４は、ｐ+型ベース領域、ｎ++型ソース領域７、ｎ+型領域１７のすべてにＹ軸方向に７度のチルト角を設けてイオン注入を行った炭化珪素半導体装置の製造方法の例である。図１５の条件５は、ｐ+型ベース領域、ｎ++型ソース領域７、ｎ+型領域１７のすべてにＸ軸方向の正の向きに３度のチルト角を設けてイオン注入を行った炭化珪素半導体装置の製造方法の例である。
図１５の条件１〜条件５の結果を図１６〜図１８に示す。図１６は、図１５のイオン注入の条件でのＶｏｎを示すグラフである。図１６において、縦軸はＶｏｎを示し、単位はＶである。横軸は、入射角（ウェハからの角度）を示し、単位は度である。図１６に示すように、条件１の場合は、入射角が２．５度以下になるとチャネリングのためＶｏｎは高くなるが、条件２〜条件５の場合は、Ｖｏｎは低いままであった。
図１７は、図１５のイオン注入の条件での耐圧を示すグラフである。図１７において、縦軸は耐圧（ＢＶ）を示し、単位はＶである。横軸は、入射角（ウェハからの角度）を示し、単位は度である。図１７に示すように、条件１の場合は、入射角が３度以下になると耐圧は高くなるが、条件２〜条件５の場合は、耐圧に大きな変化はなかった。
図１８は、図１５のイオン注入の条件での酸化膜電界を示すグラフである。図１８において、縦軸は酸化膜電界を示し、単位はＶである。横軸は、入射角（ウェハからの角度）を示し、単位は度である。図１８に示すように、条件１〜条件５のいずれの場合でも、酸化膜電界に大きな変化はなかった。
以上のことより、ｎ++型ソース領域７、ｎ+型領域１７にチルト角を設けてイオン注入を行わなくても、ｐ+型ベース領域にチルト角を設けてイオン注入を行うことで、Ｖｏｎが上昇することを防ぐことができる。Ｘ軸方向のチルトでも、Ｙ軸方向のチルトでもＶｏｎの上昇防止には効果は同様であった。
次に、オフ角の方向のチルトとオフ角と異なる方向のチルトとの効果の違いについて説明する。図１９は、実施の形態にかかる炭化珪素半導体装置の製造方法のイオン注入でのシャドーイングを示す断面図である。イオン注入は、半導体基体に、形成する領域部分が開口した高さｔ＝１．４５μｍ程度の酸化膜マスク１９を用いて行われる。イオン注入でイオンビームＡを傾けると酸化膜マスク１９の影となり、酸化膜マスク１９の開口部分に領域が形成されず、形成された領域がずれてしまう場合がある（シャドーイング）。図１９の例では、第１ｎ-型炭化珪素エピタキシャル層２ａ上に形成される第１ｐ+型ベース領域３が距離Ｌだけずれている。
図２０および図２１は、複数のチルト角でイオン注入を行った場合の第１ｐ+型ベース領域の不純物濃度を示すグラフである。図２０は、縦軸がリニア軸の場合であり、図２１は、縦軸が対数軸の場合である。図２０および図２１において、縦軸は不純物濃度を示し、単位はｃｍ-3である。横軸は、第１ｐ+型ベース領域３の表面からの深さを示し、単位はμｍである。図２１に示すように、第１ｐ+型ベース領域３の表面から０．５ｎｍ以上深い領域では、イオン注入でのチルト角が大きくなるにつれて、不純物濃度が低くなっていることがわかる。
また、図２２は、複数のチルト角でイオン注入を行った場合のＤＳ間のリーク電流を示すグラフである。図２２において、横軸はドレイン電極とソース電極間（ＤＳ間）のリーク電流（ＩＤＳＳ）を示し、単位はＡであり、縦軸は標準偏差σを示す。図２２は、ドレイン電極とソース電極との間に１２００Ｖの電圧を印加した場合のリーク電流の分布を示し、グラフＡはＸ軸方向に３度傾けた場合の結果であり、グラフＢはＹ軸方向に７度傾けた場合の結果である。図２２に示すように、Ｙ軸方向に７度傾けた場合シャドーイングの影響でＤＳ間のリーク電流が増加している。
このように、チルト角が大きい場合、シャドーイングの影響が出るため、トレンチ１６の側壁をｍ面に形成する場合、オフ角と異なる方向に７度以上傾けてイオン注入するよりも、オフ角の方向に３度以上傾けてイオン注入するほうが好ましい（ｍ面の場合はオフ角が４度であるので、３度以上傾けることで合計７度以上となる。）。一方、トレンチ１６の側壁をａ面に形成する場合、オフ角の方向に３度以上傾けてイオン注入するより、オフ角と異なる方向に７度以上傾けてイオン注入するほうが好ましい（ａ面の場合はオフ角と異なる方向に傾けているので７度以上傾ける。）。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置の製造方法によれば、第１ｐ+型ベース領域および第２ｐ+型ベース領域をイオン注入により形成する際に、イオン注入のイオンビームを、炭化珪素半導体ウェハの中心からの垂線と３度以上の傾き（チルト）をかけている。これにより、実施の形態では、炭化珪素半導体ウェハのおもて面と一定以上の傾きを持ってイオンが注入されるため、チャネリングの影響を軽減できる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置の選別方法には、炭化珪素半導体装置にダイオードを逆並列に接続したインバータ回路で用いられる炭化珪素半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型炭化珪素エピタキシャル層
２ａ 第１ｎ-型炭化珪素エピタキシャル層
２ｂ 第２ｎ-型炭化珪素エピタキシャル層
３、１０３ 第１ｐ+型ベース領域
３ａ 下部第１ｐ+型ベース領域
３ｂ 上部第１ｐ+型ベース領域
４、１０４ 第２ｐ+型ベース領域
５、１０５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ++型ソース領域
８、１０８ ｐ++型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１１２ ソース電極
１１３ 裏面電極
１１４ バリアメタル
１１５ ソース電極パッド
１６、１１６ トレンチ
１７、１１７ ｎ+型領域
１８、１１８ ｎ型バッファ層
１８ａ ｎ型低濃度バッファ層
１８ｂ ｎ型高濃度バッファ層
１９ 酸化膜マスク
１２１ オリエンテーションフラット
１５０ トレンチ型ＭＯＳＦＥＴ
６０、１６０ 炭化珪素半導体ウェハ
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ++ 型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図６に示されている。
炭化珪素半導体ウェハには、炭化珪素半導体基板の結晶方向を示すために、例えば＜１１−２０＞方向にオリエンテーションフラットが設けられている。例えば、炭化珪素半導体基板のエッジを研磨加工して、円周の一部を直線状にすることにより形成されている（図２４参照）。オリエンテーションフラットと平行な方向をＸ軸、垂直な方向をＹ軸とすると、オフ角はＸ軸方向に設けられている（図２７参照）。この場合、オフ角の方向はＸ軸の正の方向であり、オフ角と異なる方向はＹ軸方向である。また、垂線とは、Ｘ軸方向およびＹ軸方向と直交するＺ軸方向の直線のことである。
図１５の条件１〜条件５の結果を図１６〜図１８に示す。図１６は、図１５のイオン注入の条件でのＶｏｎを示すグラフである。図１６において、縦軸はＶｏｎを示し、単位はＶである。横軸は、入射角（ウェハからの角度）を示し、単位は度である。図１６に示すように、条件１の場合は、入射角が２．５度以下になるとチャネリングのためＶｏｎは高くなるが、条件２〜条件５の場合は、Ｖｏｎは低いままであった。なお、図１６で、条件２〜条件５のデータは重なっているので、条件１以外に条件５だけ表示している。
図１８は、図１５のイオン注入の条件での酸化膜電界を示すグラフである。図１８において、縦軸は酸化膜電界を示し、単位はＶである。横軸は、入射角（ウェハからの角度）を示し、単位は度である。図１８に示すように、条件１〜条件５のいずれの場合でも、酸化膜電界に大きな変化はなかった。なお、図１８で、条件２〜条件５のデータは重なっているので、条件１以外に条件５だけ表示している。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、炭化珪素半導体装置にダイオードを逆並列に接続したインバータ回路で用いられる炭化珪素半導体装置に有用である。

Claims (12)

  1. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層内に、第２導電型のベース領域を選択的に形成する第２工程と、
    前記第１半導体層の、前記炭化珪素半導体基板と反対側の表面に第２導電型の第２半導体層を形成する第３工程と、
    前記第２半導体層の表面層に第１導電型の第１半導体領域を選択的に形成する第４工程と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第５工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記ゲート電極上に層間絶縁膜を形成する第７工程と、
    前記第２半導体層および前記第１半導体領域に接する第１電極を形成する第８工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第９工程と、
    を含み、
    前記第２工程では、前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記第２工程では、前記炭化珪素半導体基板のオフ角の方向に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第２工程では、前記炭化珪素半導体基板のオフ角と異なる方向に前記炭化珪素半導体基板の垂線と７度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 前記第２工程では、前記ベース領域の長手方向に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域をストライプ状に形成することを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  5. 前記第５工程では、前記トレンチをストライプ状に形成し、
    前記第２工程では、前記トレンチの長手方向に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  6. 前記第５工程では、前記トレンチの側壁をｍ面に形成し、
    前記第２工程では、前記炭化珪素半導体基板のオフ角の方向に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  7. 前記第５工程では、前記トレンチの側壁をａ面に形成し、
    前記第２工程では、前記炭化珪素半導体基板のオフ角と異なる方向に前記炭化珪素半導体基板の垂線と７度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  8. 前記第５工程では、前記トレンチを多角形セル状に形成し、
    前記第２工程では、前記炭化珪素半導体基板のオフ角と異なる方向に前記炭化珪素半導体基板の垂線と７度以上傾けて、第２導電型の不純物を注入することで前記ベース領域を形成することを特徴とする請求項１〜３、６、７のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  9. 前記ベース領域は、前記トレンチ間に形成された第１ベース領域と、前記トレンチ底部に形成された第２ベース領域とからなることを特徴とする請求項１〜８のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  10. 前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することで、前記第２半導体層の表面層に前記第１半導体領域と接する第２導電型の第２半導体領域を選択的に形成する第１０工程をさらに含み、
    前記第３工程では、前記第２半導体層に前記炭化珪素半導体基板の垂線と３度以上傾けて、第２導電型の不純物を注入することを含み、
    前記第４工程では、前記炭化珪素半導体基板の垂線と３度以上傾けて、第１導電型の不純物を注入することで前記第１半導体領域を形成することを特徴とする請求項１〜９のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  11. 前記第１導電型の不純物および前記第２導電型の不純物を注入する際に酸化膜マスクを使用することを特徴とする請求項１〜１０のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  12. 前記第２導電型の不純物はアルミニウムであることを特徴とする請求項１〜１１のいずれか一つに記載の炭化珪素半導体装置の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130252A (ja) * 2007-11-27 2009-06-11 Hitachi Ltd 多段イオン注入方法及び不純物濃度分布のシミュレーション方法
JP2013098315A (ja) * 2011-10-31 2013-05-20 Toyota Motor Corp スイッチング素子とその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015192028A (ja) * 2014-03-28 2015-11-02 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2610912A4 (en) * 2010-08-27 2014-10-22 Nat Univ Corp Nara Inst SIC SEMICONDUCTOR ELEMENT
JPWO2013031172A1 (ja) * 2011-08-26 2015-03-23 国立大学法人 奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその製造方法
JP6479615B2 (ja) * 2015-09-14 2019-03-06 株式会社東芝 半導体装置の製造方法
JP7217608B2 (ja) * 2018-10-16 2023-02-03 昭和電工株式会社 ＳｉＣ基板、ＳｉＣエピタキシャルウェハ及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130252A (ja) * 2007-11-27 2009-06-11 Hitachi Ltd 多段イオン注入方法及び不純物濃度分布のシミュレーション方法
JP2013098315A (ja) * 2011-10-31 2013-05-20 Toyota Motor Corp スイッチング素子とその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015192028A (ja) * 2014-03-28 2015-11-02 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法

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