JP2013098315A - スイッチング素子とその製造方法 - Google Patents

スイッチング素子とその製造方法 Download PDF

Info

Publication number
JP2013098315A
JP2013098315A JP2011239012A JP2011239012A JP2013098315A JP 2013098315 A JP2013098315 A JP 2013098315A JP 2011239012 A JP2011239012 A JP 2011239012A JP 2011239012 A JP2011239012 A JP 2011239012A JP 2013098315 A JP2013098315 A JP 2013098315A
Authority
JP
Japan
Prior art keywords
semiconductor region
region
boron
semiconductor substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011239012A
Other languages
English (en)
Other versions
JP5745997B2 (ja
Inventor
Hirokazu Fujiwara
広和 藤原
Hisashi Ishimabuse
寿 石間伏
Shigemasa Soejima
成雅 副島
Yukihiko Watanabe
行彦 渡辺
Toshimasa Yamamoto
山本　　敏雅
Yuichi Takeuchi
有一 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Priority to JP2011239012A priority Critical patent/JP5745997B2/ja
Priority to US13/616,632 priority patent/US20130105889A1/en
Publication of JP2013098315A publication Critical patent/JP2013098315A/ja
Application granted granted Critical
Publication of JP5745997B2 publication Critical patent/JP5745997B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 スイッチング素子においてゲート絶縁膜への高電界の印加を抑制することができる技術を提供する。
【解決手段】 トレンチ型のゲート電極と、第１〜第３半導体領域と第４半導体領域を有するスイッチング素子の製造方法。第１半導体領域は、ゲート絶縁膜に接しており、ｎ型である。第２半導体領域は、第１半導体領域の下側でゲート絶縁膜に接しており、ｐ型である。第３半導体領域は、第２半導体領域の下側でゲート絶縁膜に接しており、ｎ型である。第４半導体領域は、第２半導体領域よりも深い位置に形成されており、第２半導体領域と繋がっているｐ型の半導体領域であり、第３半導体領域を介してゲート絶縁膜に対向している。この製造方法は、アルミニウムがドープされている第２半導体領域を形成する工程と、半導体基板の中の第４半導体領域を形成すべき範囲にボロンを注入する工程を有している。
【選択図】図３

Description

本発明は、トレンチ型のゲート電極を有するスイッチング素子に関する。
特許文献１には、トレンチ型のゲート電極を有するスイッチング素子が開示されている。このスイッチング素子では、ゲート絶縁膜に接する範囲に、ｎ型のソース領域、ｐ型のベース領域、及び、ｎ型のドリフト領域が形成されている。このようなタイプのスイッチング素子では、ゲート電極とドリフト領域に挟まれている位置のゲート絶縁膜に高電圧が印加され易い。このため、このスイッチング素子では、ベース領域の下側のゲート絶縁膜と接しない位置に、ｐ型のディープ領域が形成されている。スイッチング素子に高電圧が印加される際には、ディープ領域からゲート絶縁膜に向かって空乏層が伸びることで、ゲート絶縁膜に高電界が印加されることが抑制される。
特開２００９−１１７５９３号公報
特許文献１のスイッチング素子のディープ領域は、主電流が流れる領域ではない。このため、スイッチング素子にディープ領域を形成すると、通電可能な電流値が大きくならないにも係わらず、スイッチング素子が大型化するという問題があった。したがって、本明細書では、ゲート絶縁膜への高電界の印加を抑制することができるとともに小型なスイッチング素子の製造方法と、そのスイッチング素子の構造を提供する。
特許文献１のスイッチング素子において、半導体基板内でアバランシェ降伏が起きると、アバランシェ降伏により生じたホールがベース領域に流入する。これによって、アバランシェ降伏が起きた領域からホールが急速に排出され、アバランシェ電流の増大が抑制される。アバランシェ降伏が起きた領域からホールを急速に排出するためには、ベース領域のキャリア濃度が高いことが好ましい。また、上述したように、ディープ領域はなるべく小さいことが好ましい。
このような要望を満たすために、本発明者らは、ベース領域とディープ領域を形成するためのｐ型不純物に着目した。ベース領域とディープ領域を形成するための不純物として、アルミニウムとボロンが考えられる。
アルミニウムは、半導体中にドープしたときに、活性化率が高い。したがって、アルミニウムを用いてベース領域を形成すると、キャリア濃度が高いベース領域を形成することができる。一方において、アルミニウムは、半導体中にドープするときにボロンよりも高エネルギーでイオン注入する必要があり、注入位置のばらつきが大きくなる。このため、アルミニウムを用いてディープ領域を形成すると、ディープ領域の幅が広くなり、スイッチング素子を小型化することが困難となる。
ボロンは、半導体中にドープするときにアルミニウムよりも低エネルギーでイオン注入することができ、注入位置のばらつきを抑えることができる。したがって、ボロンを用いてディープ領域を形成すると、幅が狭いディープ領域を形成することができる。すなわち、スイッチング素子を小型化することができる。一方において、ボロンは、半導体中にドープしたときに、活性化率が低い。このため、ボロンを用いてベース領域を形成すると、ベース領域のキャリア濃度が低くなる。このため、スイッチング素子のアバランシェ耐量が低くなってしまう。
したがって、本明細書は、アルミニウムとボロンの特徴を利用した以下の製造方法を提供する。
第１の製造方法は、スイッチング素子を製造する。このスイッチング素子は、半導体基板を有している。半導体基板の上面には、トレンチが形成されている。トレンチの内面は、ゲート絶縁膜に覆われている。トレンチの内部には、ゲート電極が配置されている。半導体基板内には、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域が形成されている。第１半導体領域は、トレンチの側面のゲート絶縁膜に接しており、ｎ型である。第２半導体領域は、トレンチの側面のゲート絶縁膜に接しており、ｐ型であり、第１半導体領域の下側に形成されている。第３半導体領域は、トレンチの側面のゲート絶縁膜に接しており、ｎ型であり、第２半導体領域の下側に形成されている。第４半導体領域は、第２半導体領域よりも深い位置に形成されており、第２半導体領域と繋がっているｐ型の半導体領域であり、第３半導体領域を介してゲート絶縁膜に対向している。この製造方法は、アルミニウムがドープされている第２半導体領域を形成する工程と、半導体基板の中の第４半導体領域を形成すべき範囲にボロンを注入する工程を有している。
なお、アルミニウムがドープされている第２半導体領域は、半導体基板にアルミニウムを注入することによって形成してもよいし、エピタキシャル成長によって形成してもよい。また、第２半導体領域を形成する工程と第４半導体領域を形成する工程は、何れを先に行ってもよい。また、本明細書において、所定の領域（例えば、第１〜第５半導体領域等）を形成すべき範囲とは、後にその領域が形成される範囲を意味する。
第１の製造方法では、第４半導体領域（ディープ領域に対応する領域）を形成すべき範囲にボロンを注入することで第４半導体領域を形成するので、第４半導体領域の幅を狭くすることができる。また、この製造方法では、アルミニウムがドープされている第２半導体領域（ベース領域に対応する領域）を形成する。したがって、第２半導体領域のｐ型不純物濃度を高くすることができる。したがって、この製造方法によれば、ゲート絶縁膜への電界の集中を抑制することができ、アバランシェ耐量が高く、小型なスイッチング素子を製造することができる。
上述した第１の製造方法は、ボロンを注入する工程において、半導体基板の上面に開口部を有するマスクが配置されている状態で半導体基板の上面に向けてボロンを照射し、開口部を通過したボロンが第４半導体領域を形成すべき範囲に注入され、マスクを貫通したボロンが第２半導体領域に相当する範囲に注入されるように構成されていることが好ましい。以下、この製造方法を第２の製造方法という。
なお、本明細書において、所定の領域（例えば、第１〜第５半導体領域、絶縁膜等）に相当する範囲とは、後にその領域が形成される範囲か、若しくは、既にその領域が形成されている範囲の何れかを意味する。例えば、上記の「ボロンが第２半導体領域に相当する範囲に注入される」は、既に形成されている第２半導体領域にボロンが注入されるものであってもよいし、まだ第２半導体領域が形成されていないが、後に第２半導体領域が形成される領域にボロンが注入されるものであってもよい。
第２の製造方法では、第２半導体領域にもボロンが注入される。このように、第２半導体領域にボロンが注入されても、スイッチング素子の特性にほとんど影響はない。また、ボロンは低エネルギーでイオン注入することができるため、イオン注入マスクを薄くすることができる。その結果、マスクを、高精度に形成することができる。すなわち、開口部を高精度に形成することができる。このため、第４半導体領域をより高精度（すなわち、小型）に形成することが可能であり、スイッチング素子をより小型化することができる。
上述した第２の製造方法は、ボロンを注入する工程において、マスクを貫通したボロンの平均停止深さが第２半導体領域に相当する範囲内に存在するようにボロンを半導体基板に注入することが好ましい。以下では、この製造方法を第３の製造方法という。
上述した第２または第３の製造方法は、ボロンを注入する工程で用いるマスクと同一のマスクが半導体基板の上面に配置されている状態で半導体基板の上面に向けてｐ型不純物を注入することによって、半導体基板の上面に露出する範囲内に、第２半導体領域と繋がっており、第２半導体領域よりもｐ型不純物濃度が高い第５半導体領域を形成する工程をさらに有することが好ましい。
このような構成によれば、第５半導体領域を効率的に形成することができる。
上述した何れかの製造方法は、第４半導体領域に相当する範囲とゲート絶縁膜に相当する範囲の間の特定範囲にｎ型不純物を注入する工程をさらに有することが好ましい。以下では、この製造方法を第４の製造方法という。
第４の製造方法によれば、第４半導体領域の幅をより狭くすることができる。
上述した特定範囲にｎ型不純物を注入する製造方法は、特定範囲にｎ型不純物を注入する工程において、半導体基板の上面に開口部を有するマスクが配置されている状態で半導体基板の上面に向けてｎ型不純物を照射し、開口部を通過したｎ型不純物が特定範囲に注入されることが好ましい。また、この製造方法は、特定範囲にｎ型不純物を注入する工程で用いるマスクと同一のマスクが半導体基板の上面に配置されている状態で半導体基板の上面に向けてｎ型不純物を照射し、開口部を通過したｎ型不純物が第１半導体領域を形成すべき範囲に注入される工程をさらに有することが好ましい。
このような構成によれば、第１半導体領域を効率的に形成することができる。
上述した何れかの製造方法においては、半導体基板がＳｉＣにより構成されており、ボロンを注入するする工程において、半導体基板の（０００１）面または（０００−１）面に対してチルト角を設けてボロンを注入することが好ましい。
このような構成によれば、ボロン注入時におけるチャネリングを抑制することができる。上記のチルト角は、２度以上であり８度以下であることが好ましい。
また、第１の製造方法が、以下のように構成されていてもよい。すなわち、ボロンを注入する工程において、半導体基板の上面に開口部を有するマスクが配置されており、開口部内の半導体基板の上面に酸化シリコン膜が形成されている状態で半導体基板の上面に向けてボロンを照射し、酸化シリコン膜を貫通したボロンが第４半導体領域を形成すべき範囲に注入されるように構成されていてもよい。
このように酸化シリコン膜を貫通したボロンを注入すると、ボロンの注入時におけるチャネリングを抑制することができる。なお、酸化シリコン膜の厚さは１００ｎｍ以上であることが好ましい。
また、第１の製造方法が、以下のように構成されていてもよい。すなわち、ボロンを注入する工程において、半導体基板の上面に開口部を有する金属のマスクが配置されている状態で半導体基板の上面に向けてボロンを照射し、開口部を通過したボロンが第４半導体領域を形成すべき範囲に注入されてもよい。
このようにマスクを金属とすると、薄いマスクでボロンをシャットアウトできる。薄いマスクは、高精度に形成することができる。このため、このようなマスクを用いると、高精度で第４半導体領域を形成することができる。したがって、第４半導体領域の幅をより狭くすることができる。
また、本明細書は、新たなスイッチング素子を提供する。このスイッチング素子は、半導体基板を有する。半導体基板の上面には、トレンチが形成されている。トレンチの内面は、ゲート絶縁膜に覆われている。トレンチの内部には、ゲート電極が配置されている。半導体基板内に、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域が形成されている。第１半導体領域は、ゲート絶縁膜に接しており、ｎ型である。第２半導体領域は、ゲート絶縁膜に接しており、ｐ型であり、第１半導体領域の下側に形成されている。第３半導体領域は、ゲート絶縁膜に接しており、ｎ型であり、第２半導体領域の下側に形成されている。第４半導体領域は、第２半導体領域よりも深い位置に形成されており、第２半導体領域と繋がっているｐ型の半導体領域であり、第３半導体領域を介してゲート絶縁膜に対向している。第２半導体領域内の少なくとも一部の領域において、アルミニウム濃度がボロン濃度よりも高い。第４半導体領域内において、ボロン濃度がアルミニウム濃度よりも高い。
このスイッチング素子は、上述した第１の製造方法により製造することができる。したがって、このスイッチング素子は、ゲート絶縁膜への電界の集中を抑制することができ、アバランシェ耐量が高く、小型である。
上述したスイッチング素子は、第２半導体領域内に、アルミニウムとボロンがドープされていることが好ましい。
このスイッチング素子は、上述した第２の製造方法により製造することができる。したがって、第４半導体領域の幅をより狭くすることができる。
上述した第２半導体領域内にボロンがドープされているスイッチング素子は、第１半導体領域、第２半導体領域、及び、第３半導体領域内の深さ方向に沿ったボロン濃度分布において、ボロン濃度のピークが第２半導体領域内に存在することが好ましい。
このスイッチング素子は、上述した第３の製造方法により製造することができる。
上述した何れかのスイッチング素子は、第４半導体領域とゲート絶縁膜の間の特定範囲内の第３半導体領域内のｎ型不純物濃度が、特定範囲の外側であって特定範囲に接している第３半導体領域内のｎ型不純物濃度よりも高いことが好ましい。
このスイッチング素子は、上述した第４の製造方法により製造することができる。したがって、第４半導体領域の幅をより狭くすることができる。
上述した何れかのスイッチング素子は、第２半導体領域と第４半導体領域の境界近傍のアルミニウム濃度とボロン濃度が一致する箇所におけるアルミニウム濃度が、第２半導体領域内のアルミニウム濃度のピーク値の１／１０以下であることが好ましい。
このような構成によれば、前記境界近傍における不純物濃度が極端に高くなることを防止することができる。これにより、前記境界近傍に結晶欠陥が形成されることが抑制され、前記境界近傍でリーク電流が生じることを抑制することができる。
ＭＯＳＦＥＴ１０の縦断面図。 図１のＡ−Ａ線に沿って見た場合の半導体基板１２内の不純物濃度分布を示すグラフ。 図１のＢ−Ｂ線に沿って見た場合の半導体基板１２内の不純物濃度分布を示すグラフ。 図１のＣ−Ｃ線に沿って見た場合の半導体基板１２内の不純物濃度分布を示すグラフ。 ＭＯＳＦＥＴ１０の製造工程を示すフローチャート。 ステップＳ４実施後の半導体基板１００の縦断面図。 ステップＳ６のボロン注入の説明図。 チルト角θ１の説明図。 ステップＳ８のアルミニウム注入の説明図。 ステップＳ１０の窒素注入の説明図。 ステップＳ１２の窒素注入の説明図。 ステップＳ１４実施後の半導体基板１００の縦断面図。 ボロン濃度の深さ方向の分布を、ボロン注入時のチルト角毎に示すグラフ。 実施例２のＭＯＳＦＥＴのＡ−Ａ線に沿って見た場合の半導体基板１２内の不純物濃度分布を示すグラフ。 実施例２のステップＳ６のボロン注入の説明図。 変形例のＭＯＳＦＥＴのＡ−Ａ線に沿って見た場合の半導体基板１２内の不純物濃度分布を示すグラフ。 比較例のＭＯＳＦＥＴのＢ−Ｂ線に沿って見た場合の半導体基板１２内の不純物濃度分布を示すグラフ。 実施例３のステップＳ６のボロン注入の説明図。 酸化シリコン膜を通してボロンを注入した場合のボロン濃度の深さ方向の分布を、ボロン注入時のチルト角毎に示すグラフ。 酸化シリコン膜の厚さとΔＮｐの関係を示すグラフ。 実施例４のステップＳ６のボロン注入の説明図。
図１に示すように、実施例１に係るＭＯＳＦＥＴ１０は、半導体基板１２と、半導体基板１２の表面等に形成されている電極、絶縁膜により構成されている。半導体基板１２は、ＳｉＣ基板である。
半導体基板１２の上面には、複数のトレンチ２０が形成されている。各トレンチ２０の内面は、ゲート絶縁膜２２によって覆われている。各トレンチ２０内には、ゲート電極２４が形成されている。ゲート電極２４は、ゲート絶縁膜２２によって半導体基板１２から絶縁されている。ゲート電極２４の下側のゲート絶縁膜２２は、ゲート電極２４の側方のゲート絶縁膜２２よりも厚く形成されている。ゲート電極２４の一部は、トレンチ２０よりも上側に位置している。トレンチ２０よりも上側のゲート電極２４は、層間絶縁膜２６に覆われている。
半導体基板１２の上面には、ソース電極３０が形成されている。ソース電極３０は、層間絶縁膜２６によってゲート電極２４から絶縁されている。半導体基板１２の下面には、ドレイン電極３２が形成されている。
半導体基板１２の内部には、ソース領域４０、コンタクト領域４２、ベース領域４４、ディープ領域４６、ドリフト領域４８、及び、ドレイン領域５０が形成されている。
ソース領域４０は、ｎ型の領域である。ソース領域４０は、半導体基板１２の上面に露出する範囲に形成されている。ソース領域４０は、ゲート絶縁膜２２と接している。ソース領域４０は、ソース電極３０とオーミック接続されている。
コンタクト領域４２は、ｐ型の領域である。コンタクト領域４２は、半導体基板１２の上面に露出する範囲（２つのソース領域４０の間の範囲）に形成されている。コンタクト領域４２は、ソース電極３０とオーミック接続されている。
ベース領域４４は、コンタクト領域４２と繋がっているｐ型の領域である。ベース領域４４のｐ型不純物濃度は、コンタクト領域４２よりも低い。ベース領域４４は、ソース領域４０とコンタクト領域４２の下側に形成されている。ベース領域４４は、ソース領域４０の下側においてゲート絶縁膜２２と接している。
ディープ領域４６は、ベース領域４４と繋がっているｐ型の領域である。ディープ領域４６のｐ型不純物濃度は、コンタクト領域４２よりも低い。ディープ領域４６は、ベース領域４４の下側に形成されている。ディープ領域４６とゲート絶縁膜２２の間には、ｎ型のドリフト領域４８（より詳細には、後述する高濃度ドリフト領域４８ａ）が存在する。したがって、ディープ領域４６は、ゲート絶縁膜２２と接しておらず、ドリフト領域４８を介してゲート絶縁膜２２に対向している。
ドリフト領域４８は、ｎ型の領域である。ドリフト領域４８のｎ型不純物濃度は、ソース領域４０よりも低い。ドリフト領域４８は、ベース領域４４及びディープ領域４６の下側に形成されている。ドリフト領域４８は、ベース領域４４によってソース領域４０から分離されている。ドリフト領域４８は、トレンチ２０の側面に形成されているゲート絶縁膜２２及びトレンチ２０の底部に形成されているゲート絶縁膜２２に接している。ドリフト領域４８は、高濃度ドリフト領域４８ａと低濃度ドリフト領域４８ｂを有している。高濃度ドリフト領域４８ａは、ディープ領域４６とゲート絶縁膜２２の間に形成されている。低濃度ドリフト領域４８ｂは、高濃度ドリフト領域４８ａよりも深い位置に形成されている。高濃度ドリフト領域４８ａのｎ型不純物濃度は、低濃度ドリフト領域４８ｂよりも高い。
ドレイン領域５０は、ｎ型の領域である。ドレイン領域５０は、ドリフト領域４８の下側に形成されている。ドレイン領域５０のｎ型不純物濃度は、ドリフト領域４８よりも高い。ドレイン領域５０は、半導体基板１２の下面に露出する範囲に形成されている。ドレイン領域５０は、ドレイン電極３２に対してオーミック接続されている。
図２は、図１のＡ−Ａ線に沿って見た半導体基板１２中の不純物濃度分布を示している。図２に示すように、ソース領域４０及びベース領域４４中においては、ｐ型不純物であるアルミニウムが略一定の濃度で分布している。ソース領域４０中には、アルミニウムよりも高濃度の窒素（ｎ型不純物）が存在している。ドリフト領域４８中には、ｐ型不純物がほとんど存在しておらず、窒素（ｎ型不純物）が存在している。高濃度ドリフト領域４８ａ中の窒素濃度は、低濃度ドリフト領域４８ｂ中の窒素濃度よりも高い。
図３は、図１のＢ−Ｂ線に沿って見た半導体基板１２中の不純物濃度分布を示している。図３に示すように、Ｂ−Ｂ線の位置のベース領域４４（すなわち、コンタクト領域４２の下側のベース領域４４）でも、ｐ型不純物であるアルミニウムが略一定の濃度で分布している。コンタクト領域４２中には、ベース領域４４中よりも高濃度のアルミニウムが存在している。ディープ領域４６中には、アルミニウムがほとんど存在しておらず、ボロン（ｐ型不純物）が高濃度に存在している。ディープ領域４６中及び低濃度ドリフト領域４８ｂ中には、低濃度の窒素が存在している。
図４は、図１のＣ−Ｃ線に沿って見た半導体基板１２中の不純物濃度分布を示している。図４に示すように、ディープ領域４６の両側の高濃度ドリフト領域４８ａにおいて窒素（ｎ型不純物）の濃度が高くなっており、ディープ領域４６内では窒素の濃度が低くなっている。また、上述したように、ディープ領域４６内では、ボロン（ｐ型不純物）が高濃度に存在している。
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０をオンさせる場合には、ソース電極３０とドレイン電極３２の間に順電圧を印加した状態で、ゲート電極２４に所定の電圧を印加する。すると、ゲート絶縁膜２２と接している範囲のベース領域４４にチャネルが形成される。これによって、電子が、ソース電極３０から、ソース領域４０、チャネル、ドリフト領域４８、ドレイン領域５０を通過して、ドレイン電極３２へ流れる。
また、ＭＯＳＦＥＴ１０がオフしている場合には、半導体基板１２中に強い電界が発生する。特に、トレンチ底部近傍のゲート絶縁膜２２（ドリフト領域４８に接しているゲート絶縁膜２２）には、高い電界が加わり易い。ゲート電極２４の側面に形成されているゲート絶縁膜２２のうちの、ドリフト領域４８に接している箇所２８のゲート絶縁膜２２は、厚みが薄い。このため、上述したような高電界が箇所２８のゲート絶縁膜２２に印加されると、このゲート絶縁膜２２が絶縁破壊する場合がある。しかしながら、ＭＯＳＦＥＴ１０では、ＭＯＳＦＥＴ１０をオフするときにディープ領域４６から高濃度ドリフト領域４８ａ内に空乏層が広がる。この空乏層によって、箇所２８のゲート絶縁膜２２に加わる電界が緩和される。したがって、ゲート絶縁膜２２が絶縁破壊し難い。このため、このＭＯＳＦＥＴ１０は、耐圧性能が高い。
また、ＭＯＳＦＥＴ１０がオフしている場合に、ドリフト領域４８内に局所的に高電界が発生して、ドリフト領域４８内でアバランシェ現象が起きる場合がある。ＭＯＳＦＥＴ１０では、図２、３に示すようにベース領域４４にドープされているｐ型不純物がアルミニウムであるため、ベース領域４４中のキャリア濃度が比較的高い。このため、アバランシェ現象によりドリフト領域４８内に生じたホールが、短時間でベース領域４４に流入する。このように、アバランシェ現象により生じたホールがドリフト領域４８から短時間で排出されるので、アバランシェ電流の増大が抑制される。すなわち、このＭＯＳＦＥＴ１０は、アバランシェ耐量が高い。
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。この製造方法では、上面が（０００１）面、あるいは、（０００−１）面である４Ｈ−ＳｉＣからなる半導体ウエハ（図６に示す半導体ウエハ１１０）からＭＯＳＦＥＴ１０を製造する。この半導体ウエハ１１０は、ｎ型であり、ドレイン領域５０と略同じｎ型不純物濃度を有する。ＭＯＳＦＥＴ１０は、図５のフローチャートに示す工程によって製造される。
ステップＳ２では、半導体ウエハ１１０の上面に、図６に示すｎ型エピタキシャル層１２０を成長させる。ここでは、厚さが約１３μｍであり、ｎ型不純物（窒素）の濃度が約１×１０１５ｃｍ−３であるｎ型エピタキシャル層１２０を成長させる。このｎ型不純物濃度は、低濃度ドリフト領域４８ｂと等しい。
ステップＳ４では、ｎ型エピタキシャル層１２０の上面に、図６に示すｐ型エピタキシャル層１３０を成長させる。ここでは、厚さが約１．８μｍであり、ｐ型不純物（アルミニウム）の濃度が約５×１０１７ｃｍ−３であるｐ型エピタキシャル層１３０を成長させる。このｐ型不純物濃度は、ベース領域４４と等しい。これによって、図６に示すように、半導体ウエハ１１０と、ｎ型エピタキシャル層１２０と、ｐ型エピタキシャル層１３０の３層からなる半導体基板１００が得られる。
ステップＳ６では、図７に示すように、半導体基板１００の上面にマスク１４０を形成する。ここでは、コンタクト領域４２を形成すべき範囲上に開口部１４２が位置するように、マスク１４０を形成する。マスク１４０を形成したら、半導体基板１００の上面に向けてボロンを照射する。ここでは、図８に示すように、ボロンの照射方向１９０と半導体基板１００の上面（すなわち、半導体基板１００の（０００１）面または（０００−１）面）の垂線との間にチルト角θ１を設ける。ここでは、チルト角θ１を２度以上、かつ、８度以下に調節する。また、ここでは、マスク１４０に向かって照射されたボロンがマスク１４０の内部で停止するように、エネルギーを調節してボロンを照射する。したがって、図７に示すように、マスク１４０に覆われている範囲の半導体基板１００には、ボロンが注入されない。一方、開口部１４２が形成されている範囲の半導体基板１００には、開口部１４２を通過したボロンが注入される。ここでは、開口部１４２を通過したボロンが、ｐ型エピタキシャル層１３０近傍のｎ型エピタキシャル層１２０内（半導体基板１００の上面から約２．２μｍの深さ）で停止するように、ボロンを注入する。すなわち、ディープ領域４６を形成すべき範囲内にボロンを注入する。
ステップＳ８では、半導体基板１００の上面にマスク１４０（ステップＳ６で用いたマスク）が存在している状態で、半導体基板１００の上面に向けてアルミニウムを照射する。ここでは、マスク１４０に向かって照射されたアルミニウムがマスク１４０の内部で停止するように、エネルギーを調節してアルミニウムを照射する。したがって、図９に示すように、マスク１４０に覆われている範囲の半導体基板１００には、アルミニウムが注入されない。一方、開口部１４２が形成されている範囲の半導体基板１００には、開口部１４２を通過したアルミニウムが注入される。ここでは、開口部１４２を通過したアルミニウムが、半導体基板１００の上面近傍で停止するように、アルミニウムを注入する。すなわち、コンタクト領域４２を形成すべき範囲内にアルミニウムを注入する。ステップＳ８の終了後に、マスク１４０を除去する。
ステップＳ１０では、図１０に示すように、半導体基板１００の上面にマスク１５０を形成する。ここでは、ソース領域４０を形成すべき範囲上に開口部１５２が位置するように、マスク１５０を形成する。マスク１５０を形成したら、半導体基板１００の上面に向かって窒素を照射する。ここでは、マスク１５０に向かって照射された窒素が、マスク１５０の内部で停止するように、エネルギーを調節して窒素を照射する。したがって、マスク１５０に覆われている範囲の半導体基板１００には、窒素が注入されない。一方、開口部１５２が形成されている範囲の半導体基板１００には、開口部１５２を通過した窒素が注入される。ここでは、開口部１５２を通過した窒素が、半導体基板１００の上面近傍で停止するように、窒素を注入する。すなわち、ソース領域４０を形成すべき範囲内に窒素を注入する。
ステップＳ１２では、図１１に示すように、半導体基板１００の上面にマスク１５０（ステップＳ１０で用いたマスク）が存在している状態で、半導体基板１００の上面に向けて窒素を照射する。ここでは、マスク１５０に向かって照射された窒素が、マスク１５０の内部で停止するように、エネルギーを調節して窒素を照射する。したがって、マスク１５０に覆われている範囲の半導体基板１００には、窒素が注入されない。一方、開口部１５２が形成されている範囲の半導体基板１００には、開口部１５２を通過した窒素が注入される。ここでは、開口部１５２を通過した窒素が、ｐ型エピタキシャル層１３０近傍のｎ型エピタキシャル層１２０内で停止するように、窒素を注入する。すなわち、高濃度ドリフト領域４８ａを形成すべき範囲内に窒素を注入する。ステップＳ１２の終了後に、マスク１５０を除去する。
ステップＳ１４では、半導体基板１００を熱処理する。これによって、ステップＳ６〜Ｓ１２で注入した不純物を拡散させるとともに、活性化させる。これによって、図１２に示すように、半導体基板１００内に、ソース領域４０、コンタクト領域４２、ディープ領域４６、高濃度ドリフト領域４８ａが形成される。ｐ型エピタキシャル層１３０の中のソース領域４０及びコンタクト領域４２にならなかった領域が、ベース領域４４となる。また、ｎ型エピタキシャル層１２０の中の高濃度ドリフト領域４８ａ及びディープ領域４６にならなかった領域が、低濃度ドリフト領域４８ｂとなる。
ステップＳ１６では、以下の処理によって、ゲート電極２４を形成する。最初に、ドライエッチングによって、半導体基板１００の上面にトレンチ２０を形成する。次に、ＣＶＤによって酸化シリコン（ＢＰＳＧ、ＮＳＧ、ＬＴＯ等）を半導体基板１００の表面に形成する。これによって、トレンチ２０内に酸化シリコンを充填する。次に、成長させた酸化シリコンをエッチングする。ここでは、トレンチ２０の底部に厚さが約１μｍの酸化シリコン（図１のゲート電極２４の下部のゲート絶縁膜）を残存させる。次に、犠牲酸化やＣＶＤ等によって、トレンチ２０の側面に厚さが約１００ｎｍの酸化シリコン膜を形成する。トレンチ２０の底部の酸化シリコンとトレンチ２０の側面の酸化シリコン膜によって、図１のゲート絶縁膜２２が構成される。次に、トレンチ２０内にポリシリコンを成膜することによってゲート電極２４を形成する。次に、犠牲酸化やＣＶＤ等によって、層間絶縁膜２６を形成する。
ステップＳ１８では、スパッタリング等によって、ソース電極３０を形成する。これによって、図１に示すＭＯＳＦＥＴ１０の上面側の構造が完成する。
ステップＳ２０では、以下の処理によって、ＭＯＳＦＥＴ１０の下面側の構造を形成する。最初に、半導体基板１００の下面を研磨して、半導体基板１００を薄くする。次に、スパッタリング等によって、ドレイン電極３２を形成する。これによって、図１に示すＭＯＳＦＥＴ１０が完成する。
上述した製造方法によって製造されたＭＯＳＦＥＴ１０では、アルミニウムがドープされたｐ型エピタキシャル層１３０によってベース領域４４が構成される。このため、キャリア濃度が高いベース領域４４が形成される。したがって、この製造方法によれば、アバランシェ耐量が高いＭＯＳＦＥＴ１０を製造することができる。
また、上述した製造方法では、半導体基板１００にボロンを注入することによって、ディープ領域４６を形成する。ボロンは、低いエネルギーで半導体基板１００に注入することができるので、ボロンの注入範囲は正確に制御することができる。したがって、半導体基板１００中でボロンをそれほど拡散させることなく、微細なディープ領域４６を形成することができる。特に、この製造方法では、ステップＳ１２において、ディープ領域４６に隣接する領域にｎ型不純物を注入する。このため、図４に示すように、ディープ領域４６に隣接する範囲にｎ型不純物濃度が高い高濃度ドリフト領域４８ａが形成される。高濃度ドリフト領域４８ａによって、ディープ領域４６の幅をより狭くすることができる。また、このようにゲート絶縁膜２２とディープ領域４６の間の領域のｎ型不純物濃度が高いと、ディープ領域４６に向けて注入するボロンの濃度や注入範囲に誤差が生じた場合でも、ゲート絶縁膜２２とディープ領域４６とが接触してしまうことを防止することができる。したがって、ゲート絶縁膜２２とディープ領域４６の間の間隔を狭くすることもできる。このように、上述した製造方法によれば、ディープ領域４６の幅、及び、ゲート絶縁膜２２とディープ領域４６の間の間隔を狭くすることができる。したがって、この製造方法によれば、小型なＭＯＳＦＥＴ１０を製造することができる。
また、ボロンは、アルミニウムに比べて小さいエネルギーで半導体基板に注入することができる。このため、上述した製造方法のように、ボロンを注入することでディープ領域４６を形成すると、アルミニウムを注入することでディープ領域を形成する場合に比べて、半導体基板１００中に発生する結晶欠陥の量を抑えることができる。したがって、この製造方法によれば、リーク電流が生じ難いＭＯＳＦＥＴ１０を製造することができる。
また、上述した製造方法では、ステップＳ６（ディープ領域４６に対するボロンの注入）で用いたマスクと同一のマスクが半導体基板１００の上面に配置されている状態で、ステップＳ８（コンタクト領域４２に対するアルミニウムの注入）を行う。同一のマスクを用いて２つの領域に対するイオン注入を行うことができるので、この製造方法によれば、効率的にＭＯＳＦＥＴ１０を製造することができる。
また、上述した製造方法では、ステップＳ１０（ソース領域４０に対するｎ型不純物の注入）で用いたマスクと同一のマスクが半導体基板１００の上面に配置されている状態で、ステップＳ１２（高濃度ドリフト領域４８ａに対するｎ型不純物の注入）を行う。同一のマスクを用いて２つの領域に対するイオン注入を行うことができるので、この製造方法によれば、効率的にＭＯＳＦＥＴ１０を製造することができる。
また、上述した製造方法では、ステップＳ６においてボロンを注入する際に、チルト角θ１を、２度以上、かつ、８度以下に調節する。図１３は、ＳｉＣ製の半導体基板に対してボロンを注入した場合の、半導体基板中の深さ方向におけるボロンの濃度分布を示している。図１３は、ボロン注入時のチルト角θ１毎に、ボロンの濃度分布を示している。図１３の値Ｄ１〜Ｄ５は、各グラフの間におけるボロン注入範囲の最深部の位置の差を表している。図示するように、値Ｄ１は、値Ｄ２〜Ｄ５に比べて極端に大きい。すなわち、チルト角θ１が０度の場合には、チルト角θ１が２度以上の場合に比べて、極端にボロンの注入深さが深くなる。したがって、チルト角θ１の誤差によるボロンの注入深さのばらつきを抑制するためには、チルト角θ１が２度以上であることが好ましい。また、チルト角θ１が１０度の場合には、ボロン濃度のピークが２つ形成される。すなわち、深さＤｐに示す位置にボロン濃度の第２のピークが形成される。このような第２のピークの発生を防止するためには、チルト角θ１が８度以下であることが好ましい。上述した製造方法では、チルト角が２度以上、かつ、８度以下であるので、注入後のボロンの濃度分布を正確に制御することが可能であり、ディープ領域４６を正確に形成することができる。
また、上述した製造方法では、ベース領域４４の下側に高濃度ドリフト領域４８ａを形成する。これにより、チャネルに隣接する位置のドリフト領域４８の電気抵抗が低減され、ＭＯＳＦＥＴ１０中で生じる損失が低減される。
次に、実施例２のＭＯＳＦＥＴとその製造方法について説明する。実施例２のＭＯＳＦＥＴは、図１に示す実施例１のＭＯＳＦＥＴ１０と同様の断面構造を有している。但し、図１のＡ−Ａ線に沿って見た実施例２のＭＯＳＦＥＴ内の不純物濃度分布は、図２に示す実施例１のＭＯＳＦＥＴ１０内の不純物濃度分布とは異なる。なお、図１のＢ−Ｂ線、及び、Ｃ−Ｃ線に沿って見た、実施例２のＭＯＳＦＥＴ内の不純物濃度分布は、図３、４に示す実施例１のＭＯＳＦＥＴ１０の不純物濃度分布と等しい。
図１４は、図１のＡ−Ａ線に沿って見た、実施例２のＭＯＳＦＥＴ内の不純物濃度分布を示している。図１４に示すように、実施例２のＭＯＳＦＥＴでは、ベース領域４４内にボロンが存在する。ボロン濃度のピーク値は、ベース領域４４の深さ方向の略中心に位置している。ベース領域４４内のボロン濃度のピーク値は、ベース領域４４内のアルミニウム濃度よりも低くなっている。このようにベース領域４４内にボロンが存在していても、ＭＯＳＦＥＴの特性にほとんど影響はない。すなわち、実施例２のＭＯＳＦＥＴは、実施例１のＭＯＳＦＥＴ１０と略同様に動作する。
実施例２のＭＯＳＦＥＴを製造する際には、実施例１と同様にしてステップＳ２〜ステップＳ４を実施する。ステップＳ６では、図１５に示すように、実施例１のマスク１４０（図７参照）よりも薄いマスク２４０を半導体基板１００の上面に形成する。マスク２４０には、実施例１のマスク１４０の開口部１４２と同様の開口部２４２が形成されている。マスク２４０を形成したら、半導体基板１００の上面に向けてボロンを照射する。開口部２４２を通過したボロンは、実施例１と同様にして、ディープ領域４６に相当する深さで停止する。マスク２４０に向かって照射されたボロンは、マスク２４０を貫通して半導体基板１００に注入される。マスク２４０を貫通したボロンは、マスク２４０内でエネルギーを消費しているので、ディープ領域４６に相当する深さよりも浅い深さで停止する。ここでは、マスク２４０の厚さを調節しておくことによって、マスク２４０を貫通したボロンをベース領域４４に相当する深さで停止させる。より詳細には、マスク２４０を貫通したボロンの平均停止深さが、ベース領域４４となる領域の深さ方向の略中央となるようにボロンを注入する。このようにボロンを注入した後に、実施例１と同様にしてステップＳ８〜Ｓ２０を実行することで、実施例２のＭＯＳＦＥＴが完成する。
実施例２の製造方法では、ステップＳ６で用いるマスク２４０を薄くすることができる。このように薄いマスク２４０においては、開口部２４２を高精度に形成することができる。したがって、この製造方法では、ボロンを注入する範囲を高精度に制御することが可能であり、ディープ領域４６をより高精度に形成することができる。このため、この製造方法によれば、より小型なＭＯＳＦＥＴを製造することができる。
なお、上述した実施例２のＭＯＳＦＥＴでは、ベース領域４４内のボロン濃度がベース領域４４内のアルミニウム濃度よりも低かった。しかしながら、図１６に示すように、ベース領域４４内のボロン濃度が部分的にベース領域４４内のアルミニウム濃度よりも高くてもよい。このような構成でも、ＭＯＳＦＥＴの特性にほとんど影響はない。
また、実施例２の製造方法のように、マスク２４０を貫通したボロンの平均停止深さをベース領域４４となる領域内とすることで、ソース領域４０及び高濃度ドリフト領域４８ａへのボロンの注入を最小限に抑えることができる。これによって、ＭＯＳＦＥＴの特性への影響を最小限に抑えることが出来る。
なお、上述した実施例１、２では、ｐ型エピタキシャル層によってベース領域４４を形成したが、半導体基板にアルミニウムを注入することによってベース領域４４を形成してもよい。
また、上述した実施例１、２では、図３に示すように、ベース領域４４とディープ領域４６の境界近傍のアルミニウム濃度とボロン濃度が一致する箇所におけるアルミニウム濃度Ｃ１が、ベース領域４４内のアルミニウム濃度のピーク値Ｃ２の１／１０以下である。これにより、ベース領域４４とディープ領域４６の境界近傍に結晶欠陥が形成されることが抑制されている。すなわち、図１７の深さＲ１近傍の領域のように、ボロンとアルミニウムの両方が高濃度に存在していると、深さＲ１近傍の領域内に多数の結晶欠陥が形成される。このため、深さＲ１近傍の領域内でリーク電流が生じやすくなる。実施例１、２のように値Ｃ１が値Ｃ２の１／１０以下であると、結晶欠陥がそれほど形成されず、リーク電流が抑制される。
次に、実施例３の製造方法について説明する。実施例３の製造方法は、実施例１の製造方法に対して、ステップＳ２〜４及びステップＳ８〜２０が同じであり、ステップＳ６のみが異なる。実施例３の製造方法のステップＳ６では、最初に、図１８に示すように、半導体基板１００の上面に実施例１と同様のマスク１４０を形成する。次に、開口部１４２内の半導体基板１００の上面に、酸化シリコン膜３４０を形成する。酸化シリコン膜３４０は、１００ｎｍ以上（例えば、２００ｎｍ程度）の厚さで形成する。次に、図１８に示すように、半導体基板１００の上面に向かってボロンを照射する。ここでは、マスク１４０に向かって照射されたボロンがマスク１４０内で停止し、酸化シリコン膜３４０に向かって照射されたボロンが酸化シリコン膜３４０を貫通して半導体基板１００に注入されるように、エネルギーを調節してボロンを照射する。また、酸化シリコン膜３４０の開口部１４２を通過したボロンが、ｐ型エピタキシャル層１３０近傍のｎ型エピタキシャル層１２０内で停止するように、ボロンを注入する。すなわち、ディープ領域４６を形成すべき範囲内にボロンを注入する。なお、実施例３のステップＳ６では、上述したチルト角θ１を設けてもよいし、チルト角θ１を設けなくてもよい。また、酸化シリコン膜３４０は、ステップＳ６の終了後に除去してもよいし、ステップＳ８の終了後に除去してもよい。
実施例３の製造方法のように、酸化シリコン膜３４０を通して半導体基板１００にボロンを注入すると、ボロンの注入深さのばらつきを抑制することができる。図１９は、表面に酸化シリコン膜が形成されているＳｉＣ基板に対してボロンを注入した場合の、半導体基板中の深さ方向におけるボロンの濃度分布を示している。図１９は、酸化シリコン膜を通してボロンを注入した場合のボロン濃度の深さ方向の分布を示している。図１９では注入深さの差Ｄ１が、図１３よりも小さくなっている。すなわち、実施例３の製造方法によれば、チルト角θ１が０度の場合でも、チルト角θ１が２度以上の場合に比べて、極端にボロンの注入深さが深くなるという現象が生じない。また、図１９に示すように、実施例３の製造方法でも、チルト角θ１を１０度にした場合に、ボロン濃度のピークが２つ形成される。図１３、１９の参照符号ΔＮｐは、ボロン濃度の第２のピークが形成される深さＤｐにおける、チルト角θ１が０度のときのボロン濃度とチルト角θ１が１０度のときのボロン濃度の差を表している。図１９では、図１３よりも濃度差ΔＮｐが小さくなっている。このように、酸化シリコン膜を通してＳｉＣ基板にボロンを注入すると、その時のチルト角θ１に誤差が生じたとしても、ボロンの注入深さのばらつきが生じ難いとともに、深さＤｐにおけるボロンの濃度がばらつき難くなる。したがって、実施例３の製造方法によれば、量産されるＭＯＳＦＥＴの特性のばらつきを抑制することができる。
また、図２０は、酸化シリコン膜の厚さと上述した濃度差ΔＮｐの関係を示している。図２０に示すように、酸化シリコン膜の厚さが１００ｎｍ以上になると、濃度差ΔＮｐが極めて小さくなる。したがって、実施例３の製造方法のように、酸化シリコン膜の厚さを１００ｎｍ以上とすることがより好ましい。
次に、実施例４の製造方法について説明する。実施例４の製造方法は、実施例１の製造方法に対して、ステップＳ２〜４及びステップＳ８〜２０が同じであり、ステップＳ６のみが異なる。実施例４の製造方法のステップＳ６では、最初に、図２１に示すように、半導体基板１００の上面に金属製のマスク４４０を形成する。金属製のマスク４４０は、実施例１のマスク１４０よりも薄い。金属製のマスク４４０には、実施例１のマスク１４０の開口部１４２と同様の開口部４４２が形成されている。次に、図２１に示すように、半導体基板１００の上面に向かってボロンを照射する。マスク４４０は薄いが金属製であるので、マスク４４０に向かって照射されたボロンはマスク４４０内で停止する。一方、開口部４４２が形成されている範囲の半導体基板１００には、ボロンが注入される。すなわち、ディープ領域４６を形成すべき範囲内にボロンが注入される。このように、実施例４の製造方法でも、ディープ領域４６を形成すべき範囲内にボロンを注入することができる。また、上記の通り、金属製のマスク４４０はボロンを停止させる能力が高いので、薄いマスク４４０でもボロンを停止させることができる。マスク４４０が薄いと、開口部４４２を高い精度で形成することができる。したがって、この製造方法では、ボロンを注入する範囲を高精度に制御することが可能であり、ディープ領域４６をより高精度に形成することができる。このため、この製造方法によれば、より小型なＭＯＳＦＥＴを製造することができる。
なお、上述した実施例１〜４では、ＭＯＳＦＥＴについて説明したが、本明細書に開示の技術は、トレンチ型のゲート電極を有する他のスイッチング素子（例えば、ＩＧＢＴ等）に使用することもできる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：ＭＯＳＦＥＴ
１２：半導体基板
２０：トレンチ
２２：ゲート絶縁膜
２４：ゲート電極
３０：ソース電極
３２：ドレイン電極
４０：ソース領域
４２：コンタクト領域
４４：ベース領域
４６：ディープ領域
４８：ドリフト領域
４８ａ：高濃度ドリフト領域
４８ｂ：低濃度ドリフト領域
５０：ドレイン領域

Claims (16)

  1. 半導体基板を有しており、
    半導体基板の上面にトレンチが形成されており、
    トレンチの内面がゲート絶縁膜に覆われており、
    トレンチの内部にゲート電極が配置されており、
    半導体基板内に、
    トレンチの側面のゲート絶縁膜に接しており、ｎ型である第１半導体領域と、
    トレンチの側面のゲート絶縁膜に接しており、ｐ型であり、第１半導体領域の下側に形成されている第２半導体領域と、
    トレンチの側面のゲート絶縁膜に接しており、ｎ型であり、第２半導体領域の下側に形成されている第３半導体領域と、
    第２半導体領域よりも深い位置に形成されており、第２半導体領域と繋がっているｐ型の半導体領域であり、第３半導体領域を介してゲート絶縁膜に対向している第４半導体領域、
    が形成されているスイッチング素子の製造方法であって、
    アルミニウムがドープされている第２半導体領域を形成する工程と、
    半導体基板の中の第４半導体領域を形成すべき範囲にボロンを注入する工程、
    を有している製造方法。
  2. ボロンを注入する工程において、半導体基板の上面に開口部を有するマスクが配置されている状態で半導体基板の上面に向けてボロンを照射し、開口部を通過したボロンが第４半導体領域を形成すべき範囲に注入され、マスクを貫通したボロンが第２半導体領域に相当する範囲に注入される請求項１に記載の製造方法。
  3. ボロンを注入する工程において、マスクを貫通したボロンの平均停止深さが第２半導体領域に相当する範囲内に存在するようにボロンを注入する請求項２に記載の製造方法。
  4. ボロンを注入する工程で用いるマスクと同一のマスクが半導体基板の上面に配置されている状態で半導体基板の上面に向けてｐ型不純物を注入することによって、半導体基板の上面に露出する範囲内に、第２半導体領域と繋がっており、第２半導体領域よりもｐ型不純物濃度が高い第５半導体領域を形成する工程をさらに有する請求項１〜３の何れか一項に記載の製造方法。
  5. 第４半導体領域に相当する範囲とゲート絶縁膜に相当する範囲の間の特定範囲にｎ型不純物を注入する工程をさらに有する請求項１〜４のいずれか一項に記載の製造方法。
  6. 特定範囲にｎ型不純物を注入する工程において、半導体基板の上面に開口部を有するマスクが配置されている状態で半導体基板の上面に向けてｎ型不純物を照射し、開口部を通過したｎ型不純物が特定範囲に注入され、
    特定範囲にｎ型不純物を注入する工程で用いるマスクと同一のマスクが半導体基板の上面に配置されている状態で半導体基板の上面に向けてｎ型不純物を照射し、開口部を通過したｎ型不純物が第１半導体領域を形成すべき範囲に注入される工程をさらに有する請求項５に記載の製造方法。
  7. 半導体基板がＳｉＣにより構成されており、
    ボロンを注入する工程において、半導体基板の（０００１）面または（０００−１）面に対してチルト角を設けてボロンを注入する請求項１〜６のいずれか一項に記載の製造方法。
  8. チルト角が２度以上であり８度以下である請求項７に記載の製造方法。
  9. ボロンを注入する工程において、半導体基板の上面に開口部を有するマスクが配置されており、開口部内の半導体基板の上面に酸化シリコン膜が形成されている状態で半導体基板の上面に向けてボロンを照射し、酸化シリコン膜を貫通したボロンが第４半導体領域を形成すべき範囲に注入される請求項１に記載の製造方法。
  10. 酸化シリコン膜の厚さが１００ｎｍ以上である請求項９に記載の製造方法。
  11. ボロンを注入する工程において、半導体基板の上面に開口部を有する金属のマスクが配置されている状態で半導体基板の上面に向けてボロンを照射し、開口部を通過したボロンが第４半導体領域を形成すべき範囲に注入される請求項１に記載の製造方法。
  12. 半導体基板を有するスイッチング素子であって、
    半導体基板の上面にトレンチが形成されており、
    トレンチの内面がゲート絶縁膜に覆われており、
    トレンチの内部にゲート電極が配置されており、
    半導体基板内に、
    ゲート絶縁膜に接しており、ｎ型である第１半導体領域と、
    ゲート絶縁膜に接しており、ｐ型であり、第１半導体領域の下側に形成されている第２半導体領域と、
    ゲート絶縁膜に接しており、ｎ型であり、第２半導体領域の下側に形成されている第３半導体領域と、
    第２半導体領域よりも深い位置に形成されており、第２半導体領域と繋がっているｐ型の半導体領域であり、第３半導体領域を介してゲート絶縁膜に対向している第４半導体領域、
    が形成されており、
    第２半導体領域内の少なくとも一部の領域において、アルミニウム濃度がボロン濃度よりも高く、
    第４半導体領域内において、ボロン濃度がアルミニウム濃度よりも高い、
    スイッチング素子。
  13. 第２半導体領域内に、アルミニウムとボロンがドープされている請求項１２に記載のスイッチング素子。
  14. 第１半導体領域、第２半導体領域、及び、第３半導体領域内の深さ方向に沿ったボロン濃度分布において、ボロン濃度のピークが第２半導体領域内に存在する請求項１３に記載のスイッチング素子。
  15. 第４半導体領域とゲート絶縁膜の間の特定範囲内の第３半導体領域内のｎ型不純物濃度が、特定範囲の外側であって特定範囲に接している第３半導体領域内のｎ型不純物濃度よりも高い請求項１２〜１４の何れか一項に記載のスイッチング素子。
  16. 第２半導体領域と第４半導体領域の境界近傍のアルミニウム濃度とボロン濃度が一致する箇所におけるアルミニウム濃度が、第２半導体領域内のアルミニウム濃度のピーク値の１／１０以下である請求項１２〜１５の何れか一項に記載のスイッチング素子。
JP2011239012A 2011-10-31 2011-10-31 スイッチング素子とその製造方法 Active JP5745997B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011239012A JP5745997B2 (ja) 2011-10-31 2011-10-31 スイッチング素子とその製造方法
US13/616,632 US20130105889A1 (en) 2011-10-31 2012-09-14 Switching device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011239012A JP5745997B2 (ja) 2011-10-31 2011-10-31 スイッチング素子とその製造方法

Publications (2)

Publication Number Publication Date
JP2013098315A true JP2013098315A (ja) 2013-05-20
JP5745997B2 JP5745997B2 (ja) 2015-07-08

Family

ID=48171506

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011239012A Active JP5745997B2 (ja) 2011-10-31 2011-10-31 スイッチング素子とその製造方法

Country Status (2)

Country Link
US (1) US20130105889A1 (ja)
JP (1) JP5745997B2 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016143788A (ja) * 2015-02-03 2016-08-08 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2016225327A (ja) * 2015-05-26 2016-12-28 トヨタ自動車株式会社 半導体装置
JPWO2015104949A1 (ja) * 2014-01-10 2017-03-23 三菱電機株式会社 炭化珪素半導体装置
JP2017139440A (ja) * 2016-02-01 2017-08-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018074013A (ja) * 2016-10-31 2018-05-10 株式会社東芝 半導体装置及びその製造方法
CN108352402A (zh) * 2015-10-16 2018-07-31 富士电机株式会社 半导体装置和半导体装置的制造方法
JP2019091797A (ja) * 2017-11-14 2019-06-13 トヨタ自動車株式会社 スイッチング素子の製造方法
JP2020043196A (ja) * 2018-09-10 2020-03-19 住友電気工業株式会社 炭化珪素半導体装置
JP2020096080A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置の製造方法
JP2020123607A (ja) * 2019-01-29 2020-08-13 トヨタ自動車株式会社 半導体装置
JP2020150180A (ja) * 2019-03-14 2020-09-17 富士電機株式会社 炭化珪素半導体装置の製造方法
WO2022163082A1 (ja) * 2021-02-01 2022-08-04 ローム株式会社 ＳｉＣ半導体装置
WO2022163081A1 (ja) * 2021-02-01 2022-08-04 ローム株式会社 ＳｉＣ半導体装置
WO2023149336A1 (ja) * 2022-02-07 2023-08-10 新電元工業株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014241368A (ja) * 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10600903B2 (en) 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US10868169B2 (en) * 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
JP6279927B2 (ja) * 2014-02-17 2018-02-14 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子を製造する方法及び絶縁ゲート型スイッチング素子
JP6411929B2 (ja) * 2015-03-24 2018-10-24 トヨタ自動車株式会社 Ｍｏｓｆｅｔ
JP6588363B2 (ja) * 2016-03-09 2019-10-09 トヨタ自動車株式会社 スイッチング素子
US10622446B2 (en) * 2016-08-05 2020-04-14 Fuji Electric Co., Ltd. Silicon carbide based power semiconductor device with low on voltage and high speed characteristics
JP7042135B2 (ja) * 2018-03-29 2022-03-25 ローム株式会社 半導体装置、半導体装置の製造方法および半導体パッケージ
DE102019108062B4 (de) * 2019-03-28 2021-06-10 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
JP2022060802A (ja) * 2020-10-05 2022-04-15 富士電機株式会社 炭化珪素半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274173A (ja) * 1998-03-20 1999-10-08 Denso Corp 炭化珪素半導体装置の製造方法
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2001352065A (ja) * 2000-04-06 2001-12-21 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
JP2002359378A (ja) * 2001-03-28 2002-12-13 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459107A (en) * 1992-06-05 1995-10-17 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US6570185B1 (en) * 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
WO2008005092A2 (en) * 2006-06-29 2008-01-10 Cree, Inc. Silicon carbide switching devices including p-type channels and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274173A (ja) * 1998-03-20 1999-10-08 Denso Corp 炭化珪素半導体装置の製造方法
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2001352065A (ja) * 2000-04-06 2001-12-21 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
JP2002359378A (ja) * 2001-03-28 2002-12-13 Toshiba Corp 半導体装置及びその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015104949A1 (ja) * 2014-01-10 2017-03-23 三菱電機株式会社 炭化珪素半導体装置
US9972676B2 (en) 2014-01-10 2018-05-15 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP2016143788A (ja) * 2015-02-03 2016-08-08 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2016225327A (ja) * 2015-05-26 2016-12-28 トヨタ自動車株式会社 半導体装置
CN108352402B (zh) * 2015-10-16 2020-12-18 富士电机株式会社 半导体装置和半导体装置的制造方法
CN108352402A (zh) * 2015-10-16 2018-07-31 富士电机株式会社 半导体装置和半导体装置的制造方法
JP2017139440A (ja) * 2016-02-01 2017-08-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018074013A (ja) * 2016-10-31 2018-05-10 株式会社東芝 半導体装置及びその製造方法
JP2019091797A (ja) * 2017-11-14 2019-06-13 トヨタ自動車株式会社 スイッチング素子の製造方法
JP2020043196A (ja) * 2018-09-10 2020-03-19 住友電気工業株式会社 炭化珪素半導体装置
JP7124582B2 (ja) 2018-09-10 2022-08-24 住友電気工業株式会社 炭化珪素半導体装置
JP2020096080A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置の製造方法
JP2020123607A (ja) * 2019-01-29 2020-08-13 トヨタ自動車株式会社 半導体装置
JP2020150180A (ja) * 2019-03-14 2020-09-17 富士電機株式会社 炭化珪素半導体装置の製造方法
JP7331393B2 (ja) 2019-03-14 2023-08-23 富士電機株式会社 炭化珪素半導体装置の製造方法
WO2022163082A1 (ja) * 2021-02-01 2022-08-04 ローム株式会社 ＳｉＣ半導体装置
WO2022163081A1 (ja) * 2021-02-01 2022-08-04 ローム株式会社 ＳｉＣ半導体装置
WO2023149336A1 (ja) * 2022-02-07 2023-08-10 新電元工業株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20130105889A1 (en) 2013-05-02
JP5745997B2 (ja) 2015-07-08

Similar Documents

Publication Publication Date Title
JP5745997B2 (ja) スイッチング素子とその製造方法
US9818860B2 (en) Silicon carbide semiconductor device and method for producing the same
US10374079B2 (en) Silicon carbide semiconductor device and method for manufacturing same
KR102204272B1 (ko) 게이트 트렌치들 및 매립된 종단 구조체들을 갖는 전력 반도체 디바이스들 및 관련 방법들
JP6367760B2 (ja) 絶縁ゲート型スイッチング装置とその製造方法
JP5787853B2 (ja) 電力用半導体装置
WO2018030444A1 (ja) 半導体装置および半導体装置の製造方法
US8436397B2 (en) Semiconductor device including normally-off type junction transistor and method of manufacturing the same
JP5819064B2 (ja) 半導体装置
JP2008103683A (ja) 省スペース型のエッジ構造を有する半導体素子
JP6266975B2 (ja) 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
CN107251198B (zh) 绝缘栅功率半导体装置以及用于制造这种装置的方法
WO2015104949A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2013161116A1 (ja) 半導体装置及びその製造方法
JP6903222B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2018060923A (ja) 半導体装置および半導体装置の製造方法
US20110233607A1 (en) Semiconductor device and method for manufacturing same
JP2017063082A (ja) 絶縁ゲート型スイッチング素子とその製造方法
US20080197381A1 (en) Semiconductor device and method for manufacturing same
TWI741185B (zh) 半導體裝置及半導體裝置之製造方法
CN104465391A (zh) 半导体器件的制造方法
JP2006324432A (ja) 半導体装置およびその製造方法
JP2019125625A (ja) 半導体装置及び半導体装置の製造方法
WO2022118976A1 (ja) 超接合半導体装置
US11245010B2 (en) Semiconductor device and method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150507

R151 Written notification of patent or utility model registration

Ref document number: 5745997

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250