JP7042135B2 - 半導体装置、半導体装置の製造方法および半導体パッケージ - Google Patents
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Description
しかしながら、デッドタイムの長さを適切に調節することは難しく、デッドタイムが長すぎると電力損失を生じる場合がある。また、一方の素子がオンしている間、他方の素子がオフであるため、オフ耐圧を考慮して素子を設計する必要がある。たとえば、素子の基板を厚くすることでオフ耐圧を向上できるが、背反として、オン抵抗が高くなる。
また、第1表面領域と第2ベース領域との距離は、第1包囲領域を挟む部分で比較的短くなる。そのため、第1包囲領域の不純物濃度を高くしておくことで、第1表面領域(第2導電型)-第1ベース領域(第1導電型)-第2ベース領域(第2導電型)で構成される寄生バイポーラトランジスタに過電流が流れる現象(バイポーラアクション)が起きることを抑制することができる。
本発明の一実施形態に係る半導体装置では、前記第2表面領域は、前記第2ベース領域の前記第1面に選択的に形成されており、前記第2ベース領域は、前記第1ベース領域と前記第2ベース領域との境界と、前記ゲート電極と、前記第2表面領域とで囲まれる第2包囲領域を含み、前記第2包囲領域は、前記第2ベース領域の前記第2包囲領域以外の領域よりも高い不純物濃度を有していてもよい。
また、第2表面領域と第1ベース領域との距離は、第2包囲領域を挟む部分で比較的短くなる。そのため、第2包囲領域の不純物濃度を高くしておくことで、第2表面領域(第1導電型)-第2ベース領域(第2導電型)-第1ベース領域(第1導電型)で構成される寄生バイポーラトランジスタに過電流が流れる現象(バイポーラアクション)が起きることを抑制することができる。
本発明の一実施形態に係る半導体装置では、前記第1ベース領域および前記第2ベース領域は、共に前記半導体層の前記第2面に露出するように形成され、前記第3電極は、前記第1ベース領域と前記第2ベース領域との境界に跨るように、前記半導体層の前記第2面に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート電極は、トレンチゲート構造のゲート電極を含んでいてもよい。
本発明の一実施形態に係る半導体装置は、複数の前記第1表面領域および複数の前記第2表面領域が交互に配置されたストライプ構造を含んでいてもよい。
本発明の一実施形態に係る半導体パッケージは、前記半導体装置と、前記第1電極に電気的に接続された第1端子と、前記第2電極に電気的に接続された第2端子と、前記第3電極に電気的に接続された第3端子と、前記第ゲート電極に電気的に接続された第4端子と、前記半導体装置および前記第1~第4端子を封止する樹脂パッケージとを含む。
本発明の一実施形態に係る半導体装置の製造方法は、第1面および前記第1面の反対側の第2面を有する第1導電型の半導体層の前記第1面に第2導電型不純物を選択的に注入することによって、前記半導体層の前記第1面に露出する第2ベース領域と、前記半導体層の前記第2ベース領域以外の領域からなる第1ベース領域とを形成する工程と、前記半導体層を前記第2面から除去することによって、前記半導体層の前記第2面に前記第1ベース領域および前記第2ベース領域を露出させる工程と、前記第2ベース領域から離れるように、前記第1ベース領域の前記第1面に第2導電型の第1表面領域を形成する工程と、前記第1ベース領域から離れるように、前記第2ベース領域の前記第1面に第1導電型の第2表面領域を形成する工程と、前記第1ベース領域と前記第2ベース領域との境界に跨るように、前記境界と前記第1表面領域との間の前記第1ベース領域の部分、および前記境界と前記第2表面領域との間の前記第2ベース領域の部分に対向するゲート電極を形成する工程と、前記第1表面領域に電気的に接続される第1電極を形成する工程と、前記第2表面領域に電気的に接続される第2電極を形成する工程と、前記第1ベース領域と前記第2ベース領域との境界に跨るように、前記半導体層の前記第2面に第3電極を形成する工程とを含む。
図1は、本発明の一実施形態に係る半導体パッケージ1の模式的な全体図である。なお、図1では、半導体パッケージ1の内部を透視して示している。
半導体パッケージ1は、端子フレーム2と、半導体装置3(半導体チップ)と、樹脂パッケージ4とを含む。
第1端子7、第2端子8および第4端子9は、それぞれ一端および他端を有する平面視直線状に形成され、第1端子7、第2端子8、第3端子6および第4端子9の順に互いに平行に並べて配置されている。これらの端子6~9のうち、ベース部5と一体的な第3端子6の一端のみが、ベース部5に接続されている。残りの端子7~9のうち、第4端子9は、その一端が、第3端子6の接続位置と隣り合うベース部5の一の角部に対向するように配置されている。第1端子7は、ベース部5の他の角部に対向するように配置されている。第2端子8は、第1端子7と第3端子6との間に配置されている。
第1電極膜10および第2電極膜11は、それぞれ、互いに平行に延びる直線状の第1ベース部13および第2ベース部14を含む。第1ベース部13からは、直線状の複数の第1延出部15が、第2ベース部14へ向かって、互いに平行に延びている。第2ベース部14からは、直線状の複数の第2延出部16が、第1ベース部13へ向かって、隣り合う第1延出部15の各間の領域に延びている。第1延出部15および第2延出部16は、互いに並列に交互に配列され、これにより、第1電極膜10および第2電極膜11は、互いに櫛歯状に噛み合っている。
ゲートパッド17は、四角形状に形成され、半導体装置3の一つの側面の近傍に配置されている。ゲートフィンガー18は、第1電極膜10および第2電極膜11を取り囲むように、ゲートパッド17から半導体装置3の側面に沿って四角環状に形成されている。
第1電極膜10の第1ベース部13と第1端子7とは、第1ワイヤ19によって電気的に接続されている。第2電極膜11の第2ベース部14と第2端子8とは、第2ワイヤ20によって電気的に接続されている。ゲート電極膜12のゲートパッド17と第4端子9とは、第4ワイヤ21によって電気的に接続されている。第1ワイヤ19、第2ワイヤ20および第4ワイヤ21は、たとえば、Auワイヤ、Cuワイヤ等の公知のボンディングワイヤで構成されていてもよい。また、第1ワイヤ19、第2ワイヤ20および第4ワイヤ21は、それぞれ、1本だけであってもよいし、複数本であってもよい。
樹脂パッケージ4は、半導体パッケージ1の外形をなし、略直方体状に形成されている。樹脂パッケージ4は、たとえば、エポキシ樹脂など公知のモールド樹脂からなり、半導体装置3とともに端子フレーム2のベース部5、第1ワイヤ19、第2ワイヤ20および第4ワイヤ21を覆い、4本の端子(第1端子7、第2端子8、第3端子6および第4端子9)を露出させるように、半導体装置3を封止している。
半導体装置3は、第1面22および第1面22の反対側の第2面23を有する半導体層24を含む。半導体層24は、たとえば、Si基板からなっていてもよいし、SiC基板、GaN基板等の他の半導体基板からなっていてもよい。また、半導体層24の第1面22および第2面23は、それぞれ、半導体装置3の端子フレーム2への実装状態から(図1参照)、半導体層24の表面および裏面と称してもよい。また、半導体層24の厚さは、たとえば、3μm~50μmであってもよい。
半導体層24の第1面22には、ゲート絶縁膜34が形成されている。ゲート絶縁膜34は、pチャネルトランジスタ32とnチャネルトランジスタ33との間に跨って、少なくとも第1チャネル領域30におけるn-型ベース領域25および第2チャネル領域31におけるp-型ベース領域26の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜34は、p+型表面領域27の一部、第1チャネル領域30、第2チャネル領域31およびn+型表面領域28の一部の表面を覆うように形成されている。つまり、ゲート絶縁膜34は、互いに隣接してpn接合を形成している第1チャネル領域30および第2チャネル領域31に共通のゲート絶縁膜として形成されている。
ゲート絶縁膜34上には、ゲート電極35が形成されている。ゲート電極35は、ゲート絶縁膜34を介して第1チャネル領域30および第2チャネル領域31に対向するように形成されている。ゲート電極35は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。
p-型ベース領域26は、互いに不純物濃度が異なる領域を有していてもよい。この実施形態では、p-型ベース領域26とn-型ベース領域25との境界29とゲート電極35と、n+型表面領域28とで区画されたp型包囲領域38を含み、相対的に高い不純物濃度を有していてもよい。この実施形態では、図2の破線45で示すn+型表面領域28の底部の深さ位置に対して半導体層24の第1面22側の領域(つまり、n+型表面領域28の底部よりも浅い領域)が、p型包囲領域38である。一方、p型包囲領域38以外の、n+型表面領域28の底部よりも深い領域は、p-型領域39であってもよい。
半導体層24上には、ゲート電極35を覆うように、層間絶縁膜40が形成されている。層間絶縁膜40は、たとえば、シリコン酸化膜、シリコン窒化膜、TEOS(テトラエトキシシラン)等の絶縁材料からなる。
第1電極膜10は、層間絶縁膜40の表面を選択的に覆い、かつコンタクト孔41に埋め込まれるように形成されている。この実施形態では、第1電極膜10の第1延出部15がp+型表面領域27に沿って形成され、コンタクト孔41内でp+型表面領域27にオーミック接続されている。
また、図示はしないが、ゲート電極膜12は、たとえば、ゲート電極35のストライプの両端部において、ゲートフィンガー18によってオーミック接続されていてもよい。
図3A~図3Gは、半導体装置3の製造工程を工程順に示す図である。
半導体装置3を製造するには、たとえば、図3Aを参照して、n-型の半導体層24のnチャネルトランジスタ33の形成領域の第1面22にp型不純物が選択的に注入される。その後、アニール処理(1000℃~1200℃)を行うことによって、p-型ベース領域26が形成される。n-型の半導体層24のp-型ベース領域26以外の領域は、n-型ベース領域25として形成される。この状態では、p-型ベース領域26は、半導体層24の表面部に選択的に形成されており、p-型ベース領域26と半導体層24の第2面23との間には、n-型ベース領域25が広がっている。つまり、半導体層24の第2面23は、全体がn-型ベース領域25で構成されている。
次に、図3Eを参照して、半導体層24上に、不純物を添加しながらゲート電極35の材料(この実施形態では、ポリシリコン)を堆積し、その後、堆積したポリシリコン層をパターニングする。これにより、ゲート電極35が形成される。
次に、図3Gを参照して、層間絶縁膜40上に、表面メタルとして、第1電極膜10、第2電極膜11およびゲート電極膜12(図示せず)が形成される。この後、半導体層24の第2面23に第3電極43が形成されることによって、前述の半導体装置3を得ることができる。
たとえば、第1電極膜10をグランド電位、第2電極膜11を高電位側、第3電極43を低電位側として、第2電極膜11および第3電極43の間に電源を接続すると、nチャネルトランジスタ33においては、n+型表面領域28とp-型ベース領域26との間のpn接合部(寄生ダイオード)に逆バイアスが与えられる。一方、pチャネルトランジスタ32においては、p+型表面領域27とn-型ベース領域25との間のpn接合部(寄生ダイオード)に逆バイアスが与えられる。このとき、ゲート電極35に対して、nチャネルトランジスタ33およびpチャネルトランジスタ32の閾値電圧よりも低い制御電圧(絶対値)が与えられていると、第1電極膜10-第3電極43間および第2電極膜11-第3電極43間にはいずれの電流経路も形成されない。
また、この半導体装置3によれば、n型包囲領域36およびp型包囲領域38の不純物濃度が、それぞれ、n-型ベース領域25およびp-型ベース領域26において、選択的に高くなっている。これにより、第1チャネル領域30および第2チャネル領域31の不純物濃度が高くなっている。これにより、第1チャネル領域30および第2チャネル領域31に反転層が形成されるまでに時間の猶予を設けることができる。したがって、ゲート電圧が正負の境界である0Vを跨ぐ際に、両方のpチャネルトランジスタ32およびnチャネルトランジスタ33がオンすることを防止することができる。
図6~図8は、図2の半導体装置3の電流の流れを示すシミュレーション結果である。図6がゲート電圧と第3電極43に流れる電流との関係を示し、図7がゲート電圧と第2電極膜11に流れる電流との関係を示し、図8がゲート電圧と第1電極膜10に流れる電流との関係を示す。
まず、図6から明らかなように、ゲート電圧が負の値では(Vg<0)、図5Aおよび図5Bで示したように、第3電極43からpチャネルトランジスタ32へ流入する方向(正の方向)に電流が流れていた。一方、ゲート電圧が正の値では(Vg>0)、図4Aおよび図4Bで示したように、nチャネルトランジスタ33から第3電極43へ流出する方向(負の方向)に電流が流れていた。これにより、一つの半導体装置3において、ゲート電圧の正負の反転によって電流の正負の切り替えを行うことができることが証明された。
半導体装置51では、半導体層24にゲートトレンチ52が形成されている。ゲートトレンチ52は、n-型ベース領域25とp-型ベース領域26との境界29に跨るように、半導体層24の第1面22から第2面23に向かって、半導体層24の厚さ方向途中部まで形成されている。境界29は、ゲートトレンチ52の底部から半導体層24の第2面23まで延びている。
図11A~図11Hは、半導体装置51の製造工程を工程順に示す図である。
半導体装置51を製造するには、たとえば、図11Aを参照して、n-型の半導体層24のnチャネルトランジスタ33の形成領域の第1面22にp型不純物が選択的に注入される。その後、アニール処理(1000℃~1200℃)を行うことによって、p-型ベース領域26が形成される。n-型の半導体層24のp-型ベース領域26以外の領域は、n-型ベース領域25として形成される。この状態では、p-型ベース領域26は、半導体層24の表面部に選択的に形成されており、p-型ベース領域26と半導体層24の第2面23との間には、n-型ベース領域25が広がっている。つまり、半導体層24の第2面23は、全体がn-型ベース領域25で構成されている。
次に、図11Eを参照して、半導体層24上に、不純物を添加しながらゲート電極57の材料(この実施形態では、ポリシリコン)を堆積し、その後、堆積したポリシリコン層をエッチバックする。これにより、ゲートトレンチ52にゲート電極57が埋め込まれる。
次に、図11Hを参照して、層間絶縁膜40上に、表面メタルとして、第1電極膜10、第2電極膜11およびゲート電極膜12(図示せず)が形成される。この後、半導体層24の第2面23に第3電極43が形成されることによって、前述の半導体装置51を得ることができる。
たとえば、半導体装置3,51の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置3,51において、p型の部分がn型であり、n型の部分がp型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
3 半導体装置
4 樹脂パッケージ
6 第3端子
7 第1端子
8 第2端子
9 第4端子
10 第1電極膜
11 第2電極膜
12 ゲート電極膜
13 第1ベース部
14 第2ベース部
15 第1延出部
16 第2延出部
22 第1面
23 第2面
24 半導体層
25 n-型ベース領域
26 p-型ベース領域
27 p+型表面領域
28 n+型表面領域
29 境界
30 第1チャネル領域
31 第2チャネル領域
32 pチャネルトランジスタ
33 nチャネルトランジスタ
34 ゲート絶縁膜
35 ゲート電極
36 n型包囲領域
37 n-型領域
38 p型包囲領域
39 p-型領域
43 第3電極
51 半導体装置
52 ゲートトレンチ
56 ゲート絶縁膜
57 ゲート電極
Claims (13)
- 第1面および前記第1面の反対側の第2面を有する半導体層と、
前記半導体層に形成された第1導電型の第1ベース領域と、
前記第1ベース領域に隣接して、前記半導体層に形成された第2導電型の第2ベース領域と、
前記第2ベース領域から離れて、前記第1ベース領域に選択的に形成された第2導電型の第1表面領域と、
前記第1ベース領域から離れて、前記第2ベース領域に選択的に形成された第1導電型の第2表面領域と、
前記第1ベース領域と前記第2ベース領域との境界に跨り、前記境界と前記第1表面領域との間の前記第1ベース領域の部分、および前記境界と前記第2表面領域との間の前記第2ベース領域の部分に対向するゲート電極と、
前記第1表面領域に電気的に接続された第1電極と、
前記第2表面領域に電気的に接続された第2電極と、
前記第1ベース領域および前記第2ベース領域に共通に電気的に接続された第3電極とを含む、半導体装置。 - 前記第1表面領域は、前記第1ベース領域の前記第1面に選択的に形成されており、
前記第1ベース領域は、前記第1ベース領域と前記第2ベース領域との境界と、前記ゲート電極と、前記第1表面領域とで囲まれる第1包囲領域を含み、
前記第1包囲領域は、前記第1ベース領域の前記第1包囲領域以外の領域よりも高い不純物濃度を有している、請求項1に記載の半導体装置。 - 前記第1包囲領域の不純物濃度は、1.0×1014cm-3~1.0×1016cm-3であり、前記第1ベース領域の前記第1包囲領域以外の領域の不純物濃度は、1.0×1013cm-3~1.0×1015cm-3である、請求項2に記載の半導体装置。
- 前記第2表面領域は、前記第2ベース領域の前記第1面に選択的に形成されており、
前記第2ベース領域は、前記第1ベース領域と前記第2ベース領域との境界と、前記ゲート電極と、前記第2表面領域とで囲まれる第2包囲領域を含み、
前記第2包囲領域は、前記第2ベース領域の前記第2包囲領域以外の領域よりも高い不純物濃度を有している、請求項1~3のいずれか一項に記載の半導体装置。 - 前記第2包囲領域の不純物濃度は、1.0×1014cm-3~1.0×1016cm-3であり、前記第2ベース領域の前記第2包囲領域以外の領域の不純物濃度は、1.0×1013cm-3~1.0×1015cm-3である、請求項4に記載の半導体装置。
- 前記第1ベース領域および前記第2ベース領域は、共に前記半導体層の前記第2面に露出するように形成され、
前記第3電極は、前記第1ベース領域と前記第2ベース領域との境界に跨るように、前記半導体層の前記第2面に形成されている、請求項1~5のいずれか一項に記載の半導体装置。 - 前記ゲート電極は、プレーナゲート構造のゲート電極を含む、請求項1~6のいずれか一項に記載の半導体装置。
- 前記ゲート電極は、トレンチゲート構造のゲート電極を含む、請求項1~6のいずれか一項に記載の半導体装置。
- 複数の前記第1表面領域および複数の前記第2表面領域が交互に配置されたストライプ構造を含む、請求項1~8のいずれか一項に記載の半導体装置。
- 前記第1電極は、前記複数の前記第1表面領域に交差する方向に延びる第1ベース部と、前記第1ベース部から各前記第1表面領域に沿って延び、各前記第1表面領域に接続された第1延出部とを含み、
前記第2電極は、前記複数の前記第2表面領域に交差する方向に延びる第2ベース部と、前記第2ベース部から各前記第2表面領域に沿って延び、各前記第2表面領域に接続された第2延出部とを含み、
前記第1電極および前記第2電極は、互いに櫛歯状に噛み合っている、請求項9に記載の半導体装置。 - 前記半導体層は、3μm~50μmの厚さを有している、請求項1~10のいずれか一項に記載の半導体装置。
- 請求項1~11のいずれか一項に記載の半導体装置と、
前記第1電極に電気的に接続された第1端子と、
前記第2電極に電気的に接続された第2端子と、
前記第3電極に電気的に接続された第3端子と、
前記ゲート電極に電気的に接続された第4端子と、
前記半導体装置および前記第1~第4端子を封止する樹脂パッケージとを含む、半導体パッケージ。 - 第1面および前記第1面の反対側の第2面を有する第1導電型の半導体層の前記第1面に第2導電型不純物を選択的に注入することによって、前記半導体層の前記第1面に露出する第2ベース領域と、前記半導体層の前記第2ベース領域以外の領域からなる第1ベース領域とを形成する工程と、
前記半導体層を前記第2面から除去することによって、前記半導体層の前記第2面に前記第1ベース領域および前記第2ベース領域を露出させる工程と、
前記第2ベース領域から離れるように、前記第1ベース領域の前記第1面に第2導電型の第1表面領域を形成する工程と、
前記第1ベース領域から離れるように、前記第2ベース領域の前記第1面に第1導電型の第2表面領域を形成する工程と、
前記第1ベース領域と前記第2ベース領域との境界に跨るように、前記境界と前記第1表面領域との間の前記第1ベース領域の部分、および前記境界と前記第2表面領域との間の前記第2ベース領域の部分に対向するゲート電極を形成する工程と、
前記第1表面領域に電気的に接続される第1電極を形成する工程と、
前記第2表面領域に電気的に接続される第2電極を形成する工程と、
前記第1ベース領域と前記第2ベース領域との境界に跨るように、前記半導体層の前記第2面に第3電極を形成する工程とを含む、半導体装置の製造方法。
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